/* SPDX-License-Identifier: GPL-2.0 */
#ifndef __SOC_MEDIATEK_INFRACFG_H
#define __SOC_MEDIATEK_INFRACFG_H

#define MT8192_TOP_AXI_PROT_EN_STA1			0x228
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#define MT8192_TOP_AXI_PROT_EN_DISP			(BIT(6) | BIT(23))
#define MT8192_TOP_AXI_PROT_EN_CONN			(BIT(13) | BIT(18))
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#define MT8192_TOP_AXI_PROT_EN_1_CONN			BIT(10)
#define MT8192_TOP_AXI_PROT_EN_1_MFG1			BIT(21)
#define MT8192_TOP_AXI_PROT_EN_1_CAM			BIT(22)
#define MT8192_TOP_AXI_PROT_EN_2_CAM			BIT(0)
#define MT8192_TOP_AXI_PROT_EN_2_ADSP			BIT(3)
#define MT8192_TOP_AXI_PROT_EN_2_AUDIO			BIT(4)
#define MT8192_TOP_AXI_PROT_EN_2_MFG1			GENMASK(6, 5)
#define MT8192_TOP_AXI_PROT_EN_2_MFG1_2ND		BIT(7)
#define MT8192_TOP_AXI_PROT_EN_MM_CAM			(BIT(0) | BIT(2))
#define MT8192_TOP_AXI_PROT_EN_MM_DISP			(BIT(0) | BIT(2) | \
							BIT(10) | BIT(12) | \
							BIT(14) | BIT(16) | \
							BIT(24) | BIT(26))
#define MT8192_TOP_AXI_PROT_EN_MM_CAM_2ND		(BIT(1) | BIT(3))
#define MT8192_TOP_AXI_PROT_EN_MM_DISP_2ND		(BIT(1) | BIT(3) | \
							BIT(15) | BIT(17) | \
							BIT(25) | BIT(27))
#define MT8192_TOP_AXI_PROT_EN_MM_ISP2			BIT(14)
#define MT8192_TOP_AXI_PROT_EN_MM_ISP2_2ND		BIT(15)
#define MT8192_TOP_AXI_PROT_EN_MM_IPE			BIT(16)
#define MT8192_TOP_AXI_PROT_EN_MM_IPE_2ND		BIT(17)
#define MT8192_TOP_AXI_PROT_EN_MM_VDEC			BIT(24)
#define MT8192_TOP_AXI_PROT_EN_MM_VDEC_2ND		BIT(25)
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#define MT8192_TOP_AXI_PROT_EN_MM_VENC_2ND		BIT(27)
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#define MT8192_TOP_AXI_PROT_EN_MM_2_DISP		(BIT(8) | BIT(12))
#define MT8192_TOP_AXI_PROT_EN_MM_2_ISP_2ND		BIT(9)
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#define MT8192_TOP_AXI_PROT_EN_MM_2_MDP_2ND		BIT(13)
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#define MT8183_TOP_AXI_PROT_EN_STA1_1			0x258
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#define MT8183_TOP_AXI_PROT_EN_DISP			(BIT(10) | BIT(11))
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#define MT8183_TOP_AXI_PROT_EN_MM_ISP_2ND		BIT(10)
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							 BIT(9) | BIT(13))
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							 BIT(12))
#define MT8183_TOP_AXI_PROT_EN_MM_VPU_TOP_2ND		(BIT(10) | BIT(11))
#define MT8183_TOP_AXI_PROT_EN_MM_CAM_2ND		BIT(11)
#define MT8183_TOP_AXI_PROT_EN_MCU_VPU_CORE0_2ND	(BIT(0) | BIT(2) | \
							 BIT(4))
#define MT8183_TOP_AXI_PROT_EN_MCU_VPU_CORE1_2ND	(BIT(1) | BIT(3) | \
							 BIT(5))
#define MT8183_TOP_AXI_PROT_EN_MCU_VPU_CORE0		BIT(6)
#define MT8183_TOP_AXI_PROT_EN_MCU_VPU_CORE1		BIT(7)

#define MT8183_SMI_COMMON_CLAMP_EN			0x3c0
#define MT8183_SMI_COMMON_CLAMP_EN_SET			0x3c4
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#define MT8183_SMI_COMMON_SMI_CLAMP_DISP		GENMASK(7, 0)
#define MT8183_SMI_COMMON_SMI_CLAMP_VENC		BIT(1)
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#define MT8183_SMI_COMMON_SMI_CLAMP_VPU_TOP		(BIT(5) | BIT(6))
#define MT8183_SMI_COMMON_SMI_CLAMP_VDEC		BIT(7)

#define MT8173_TOP_AXI_PROT_EN_MCI_M2		BIT(0)
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#define MT8173_TOP_AXI_PROT_EN_L2C_M2		BIT(9)
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#define MT8173_TOP_AXI_PROT_EN_PERI_M0		BIT(15)
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#define MT8173_TOP_AXI_PROT_EN_DEBUGSYS		BIT(17)
#define MT8173_TOP_AXI_PROT_EN_CQ_DMA		BIT(18)
#define MT8173_TOP_AXI_PROT_EN_GCPU		BIT(19)
#define MT8173_TOP_AXI_PROT_EN_IOMMU		BIT(20)
#define MT8173_TOP_AXI_PROT_EN_MFG_M0		BIT(21)
#define MT8173_TOP_AXI_PROT_EN_MFG_M1		BIT(22)
#define MT8173_TOP_AXI_PROT_EN_MFG_SNOOP_OUT	BIT(23)

#define MT8188_TOP_AXI_PROT_EN_SET				(0x2A0)
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#define MT8188_TOP_AXI_PROT_EN_1_STA				(0x258)

#define MT8188_TOP_AXI_PROT_EN_2_SET				(0x714)
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#define MT8188_TOP_AXI_PROT_EN_MM_STA				(0x2EC)

#define MT8188_TOP_AXI_PROT_EN_MM_2_SET				(0xDCC)
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#define MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_SET			(0xB84)
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#define MT8188_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_SET		(0xBCC)
#define MT8188_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_CLR		(0xBD0)
#define MT8188_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_STA		(0xBD8)

/* MFG1 */
#define MT8188_TOP_AXI_PROT_EN_MFG1_STEP1			(BIT(11))
#define MT8188_TOP_AXI_PROT_EN_2_MFG1_STEP2			(BIT(7))
#define MT8188_TOP_AXI_PROT_EN_1_MFG1_STEP3			(BIT(19))
#define MT8188_TOP_AXI_PROT_EN_2_MFG1_STEP4			(BIT(5))
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#define MT8188_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_MFG1_STEP6	(BIT(17))
/* PEXTP_MAC_P0 */
#define MT8188_TOP_AXI_PROT_EN_PEXTP_MAC_P0_STEP1		(BIT(2))
#define MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_PEXTP_MAC_P0_STEP2	(BIT(8) | BIT(18) | BIT(30))
/* ETHER */
#define MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_ETHER_STEP1		(BIT(24))
/* HDMI_TX */
#define MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_HDMI_TX_STEP1		(BIT(20))
/* ADSP_AO */
#define MT8188_TOP_AXI_PROT_EN_2_ADSP_AO_STEP1			(GENMASK(31, 29))
#define MT8188_TOP_AXI_PROT_EN_2_ADSP_AO_STEP2			(GENMASK(4, 3) | BIT(28))
/* ADSP_INFRA */
#define MT8188_TOP_AXI_PROT_EN_2_ADSP_INFRA_STEP1		(GENMASK(16, 14) | BIT(23) | \
								BIT(27))
#define MT8188_TOP_AXI_PROT_EN_2_ADSP_INFRA_STEP2		(GENMASK(19, 17) | GENMASK(26, 25))
/* ADSP */
#define MT8188_TOP_AXI_PROT_EN_2_ADSP_STEP1			(GENMASK(11, 8))
#define MT8188_TOP_AXI_PROT_EN_2_ADSP_STEP2			(GENMASK(22, 21))
/* AUDIO */
#define MT8188_TOP_AXI_PROT_EN_2_AUDIO_STEP1			(BIT(20))
#define MT8188_TOP_AXI_PROT_EN_2_AUDIO_STEP2			(BIT(12))
/* AUDIO_ASRC */
#define MT8188_TOP_AXI_PROT_EN_2_AUDIO_ASRC_STEP1		(BIT(24))
#define MT8188_TOP_AXI_PROT_EN_2_AUDIO_ASRC_STEP2		(BIT(13))
/* VPPSYS0 */
#define MT8188_TOP_AXI_PROT_EN_VPPSYS0_STEP1			(BIT(10))
#define MT8188_TOP_AXI_PROT_EN_MM_2_VPPSYS0_STEP2		(GENMASK(9, 8))
#define MT8188_TOP_AXI_PROT_EN_VPPSYS0_STEP3			(BIT(23))
#define MT8188_TOP_AXI_PROT_EN_MM_2_VPPSYS0_STEP4		(BIT(1) | BIT(4) | BIT(11))
#define MT8188_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_VPPSYS0_STEP5	(BIT(20))
/* VDOSYS0 */
#define MT8188_TOP_AXI_PROT_EN_MM_VDOSYS0_STEP1			(GENMASK(18, 17) | GENMASK(21, 20))
#define MT8188_TOP_AXI_PROT_EN_VDOSYS0_STEP2			(BIT(6))
#define MT8188_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_VDOSYS0_STEP3	(BIT(21))
/* VDOSYS1 */
#define MT8188_TOP_AXI_PROT_EN_MM_VDOSYS1_STEP1			(GENMASK(31, 30))
#define MT8188_TOP_AXI_PROT_EN_MM_VDOSYS1_STEP2			(BIT(22))
#define MT8188_TOP_AXI_PROT_EN_MM_2_VDOSYS1_STEP3		(BIT(10))
/* DP_TX */
#define MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_DP_TX_STEP1		(BIT(23))
/* EDP_TX */
#define MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_EDP_TX_STEP1		(BIT(22))
/* VPPSYS1 */
#define MT8188_TOP_AXI_PROT_EN_MM_VPPSYS1_STEP1			(GENMASK(6, 5))
#define MT8188_TOP_AXI_PROT_EN_MM_VPPSYS1_STEP2			(BIT(23))
#define MT8188_TOP_AXI_PROT_EN_MM_2_VPPSYS1_STEP3		(BIT(18))
/* WPE */
#define MT8188_TOP_AXI_PROT_EN_MM_2_WPE_STEP1			(BIT(23))
#define MT8188_TOP_AXI_PROT_EN_MM_2_WPE_STEP2			(BIT(21))
/* VDEC0 */
#define MT8188_TOP_AXI_PROT_EN_MM_VDEC0_STEP1			(BIT(13))
#define MT8188_TOP_AXI_PROT_EN_MM_2_VDEC0_STEP2			(BIT(13))
/* VDEC1 */
#define MT8188_TOP_AXI_PROT_EN_MM_VDEC1_STEP1			(BIT(14))
#define MT8188_TOP_AXI_PROT_EN_MM_VDEC1_STEP2			(BIT(29))
/* VENC */
#define MT8188_TOP_AXI_PROT_EN_MM_VENC_STEP1			(BIT(9) | BIT(11))
#define MT8188_TOP_AXI_PROT_EN_MM_VENC_STEP2			(BIT(26))
#define MT8188_TOP_AXI_PROT_EN_MM_2_VENC_STEP3			(BIT(2))
/* IMG_VCORE */
#define MT8188_TOP_AXI_PROT_EN_MM_IMG_VCORE_STEP1		(BIT(1) | BIT(3))
#define MT8188_TOP_AXI_PROT_EN_MM_IMG_VCORE_STEP2		(BIT(25))
#define MT8188_TOP_AXI_PROT_EN_MM_2_IMG_VCORE_STEP3		(BIT(16))
/* IMG_MAIN */
#define MT8188_TOP_AXI_PROT_EN_MM_2_IMG_MAIN_STEP1		(GENMASK(27, 26))
#define MT8188_TOP_AXI_PROT_EN_MM_2_IMG_MAIN_STEP2		(GENMASK(25, 24))
/* CAM_VCORE */
#define MT8188_TOP_AXI_PROT_EN_MM_CAM_VCORE_STEP1		(BIT(2) | BIT(4))
#define MT8188_TOP_AXI_PROT_EN_2_CAM_VCORE_STEP2		(BIT(0))
#define MT8188_TOP_AXI_PROT_EN_1_CAM_VCORE_STEP3		(BIT(22))
#define MT8188_TOP_AXI_PROT_EN_MM_CAM_VCORE_STEP4		(BIT(24))
#define MT8188_TOP_AXI_PROT_EN_MM_2_CAM_VCORE_STEP5		(BIT(17))
/* CAM_MAIN */
#define MT8188_TOP_AXI_PROT_EN_MM_2_CAM_MAIN_STEP1		(GENMASK(31, 30))
#define MT8188_TOP_AXI_PROT_EN_2_CAM_MAIN_STEP2			(BIT(2))
#define MT8188_TOP_AXI_PROT_EN_MM_2_CAM_MAIN_STEP3		(GENMASK(29, 28))
#define MT8188_TOP_AXI_PROT_EN_2_CAM_MAIN_STEP4			(BIT(1))

#define MT8167_TOP_AXI_PROT_EN_MM_EMI		BIT(1)
#define MT8167_TOP_AXI_PROT_EN_MCU_MFG		BIT(2)
#define MT8167_TOP_AXI_PROT_EN_CONN_EMI		BIT(4)
#define MT8167_TOP_AXI_PROT_EN_MFG_EMI		BIT(5)
#define MT8167_TOP_AXI_PROT_EN_CONN_MCU		BIT(8)
#define MT8167_TOP_AXI_PROT_EN_MCU_CONN		BIT(9)
#define MT8167_TOP_AXI_PROT_EN_MCU_MM		BIT(11)

#define MT2701_TOP_AXI_PROT_EN_MM_M0		BIT(1)
#define MT2701_TOP_AXI_PROT_EN_CONN_M		BIT(2)
#define MT2701_TOP_AXI_PROT_EN_CONN_S		BIT(8)

#define MT7622_TOP_AXI_PROT_EN_ETHSYS		(BIT(3) | BIT(17))
#define MT7622_TOP_AXI_PROT_EN_HIF0		(BIT(24) | BIT(25))
#define MT7622_TOP_AXI_PROT_EN_HIF1		(BIT(26) | BIT(27) | \
						 BIT(28))
#define MT7622_TOP_AXI_PROT_EN_WB		(BIT(2) | BIT(6) | \
						 BIT(7) | BIT(8))

#define INFRA_TOPAXI_PROTECTEN			0x0220
#define INFRA_TOPAXI_PROTECTSTA1		0x0228
#define INFRA_TOPAXI_PROTECTEN_SET		0x0260
#define INFRA_TOPAXI_PROTECTEN_CLR		0x0264

#define REG_INFRA_MISC				0xf00
#define F_DDR_4GB_SUPPORT_EN			BIT(13)

int mtk_infracfg_set_bus_protection(struct regmap *infracfg, u32 mask,
		bool reg_update);
int mtk_infracfg_clear_bus_protection(struct regmap *infracfg, u32 mask,
		bool reg_update);
#endif /* __SOC_MEDIATEK_INFRACFG_H */
