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 */


#ifndef __SSC_SYSFS_H__
#define __SSC_SYSFS_H__

enum MT_SSC_REG {
	PW_SSC_BASIC_SET = 0,
	PW_SSC_SRAM_SW_REQ1,
	PW_SSC_SRAM_SW_REQ2,
	PW_SSC_SRAM_SW_REQ3,
	PW_SSC_SRAM_SW_REQ4,
	PW_SSC_VGPU_SET,
	PW_SSC_VISP_SET,
	PW_SSC_VCORE_SET,
	PW_SSC_FORCE_SET,
	PW_SSC_FORCE_CUR,
	PW_SSC_FORCE_TAR,
	PW_SSC_VSRAM_STA,
	PW_SSC_VGPU_STA,
	PW_SSC_VISP_STA,
	PW_SSC_VCORE_STA,
	PW_SSC_MUMTAS_STA,
	PW_SSC_MUMTAS_SET,
	PW_SSC_MUMTAS_CLR,
	PW_SSC_VSRAM_MASK,
	PW_SSC_VGPU_MASK,
	PW_SSC_VISP_MASK,
	PW_SSC_VCORE_MASK,
	PW_SSC_RESERVED,
	PW_SSC_VGPU_RETRY,
	PW_SSC_VISP_RETRY,
	PW_SSC_VCORE_RETRY,
	PW_SSC_TIMEOUT_1,
	PW_SSC_TIMEOUT_2,
	PW_SSC_TIMEOUT_STA,
	PW_SSC_IRQ_SET,
	PW_SSC_REG_NUM,
};

#endif
