/* SPDX-License-Identifier: BSD-2-Clause */
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 */

/* [File]            : pcie_mac_ireg.h */
/* [Revision time]   : Fri Apr 19 11:33:55 2019 */
/* [Description]     : This file is auto generated by CODA */
/*                     reserved. */

#ifndef __PCIE_MAC_IREG_REGS_H__
#define __PCIE_MAC_IREG_REGS_H__

#ifdef __cplusplus
extern "C" {
#endif


/* ************************************************************************** */
/*  */
/* PCIE_MAC_IREG CR Definitions */
/*  */
/* ************************************************************************** */

#define PCIE_MAC_IREG_BASE                                     0x74030000

#define PCIE_MAC_IREG_BRIDGE_VER_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0000) /* 0000 */
#define PCIE_MAC_IREG_BRIDGE_BUS_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0004) /* 0004 */
#define PCIE_MAC_IREG_BRIDGE_IMPL_IF_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0008) /* 0008 */
#define PCIE_MAC_IREG_PCIE_MAC_I2C_INCLUDED_ADDR \
	(PCIE_MAC_IREG_BASE + 0x000C) /* 000C */
#define PCIE_MAC_IREG_PCIE_IF_CONF_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0010) /* 0010 */
#define PCIE_MAC_IREG_PCIE_BASIC_CONF_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0014) /* 0014 */
#define PCIE_MAC_IREG_PCIE_BASIC_STATUS_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0018) /* 0018 */
#define PCIE_MAC_IREG_HW_DATE_CODE_ADDR \
	(PCIE_MAC_IREG_BASE + 0x001C) /* 001C */
#define PCIE_MAC_IREG_PCIE_REF_CLOCK_FREQ_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0020) /* 0020 */
#define PCIE_MAC_IREG_PCIE_TL_CLOCK_FREQ_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0024) /* 0024 */
#define PCIE_MAC_IREG_TL_PM_BWCHANGE_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0028) /* 0028 */
#define PCIE_MAC_IREG_PCIE_DEBUG_MONITOR_ADDR \
	(PCIE_MAC_IREG_BASE + 0x002C) /* 002C */
#define PCIE_MAC_IREG_AXI_MST0_CONF_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0030) /* 0030 */
#define PCIE_MAC_IREG_AXI_SLV0_CONF_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0034) /* 0034 */
#define PCIE_MAC_IREG_AXI_MST1_CONF_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0038) /* 0038 */
#define PCIE_MAC_IREG_AXI_SLV1_CONF_ADDR \
	(PCIE_MAC_IREG_BASE + 0x003C) /* 003C */
#define PCIE_MAC_IREG_AXI_MST2_CONF_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0040) /* 0040 */
#define PCIE_MAC_IREG_AXI_SLV2_CONF_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0044) /* 0044 */
#define PCIE_MAC_IREG_AXI_MST3_CONF_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0048) /* 0048 */
#define PCIE_MAC_IREG_AXI_SLV3_CONF_ADDR \
	(PCIE_MAC_IREG_BASE + 0x004C) /* 004C */
#define PCIE_MAC_IREG_AXI_STRO0_CONF_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0050) /* 0050 */
#define PCIE_MAC_IREG_AXI_STRI0_CONF_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0054) /* 0054 */
#define PCIE_MAC_IREG_AXI_STRO1_CONF_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0058) /* 0058 */
#define PCIE_MAC_IREG_AXI_STRI1_CONF_ADDR \
	(PCIE_MAC_IREG_BASE + 0x005C) /* 005C */
#define PCIE_MAC_IREG_AXI_STRO2_CONF_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0060) /* 0060 */
#define PCIE_MAC_IREG_AXI_STRI2_CONF_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0064) /* 0064 */
#define PCIE_MAC_IREG_AXI_STRO3_CONF_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0068) /* 0068 */
#define PCIE_MAC_IREG_AXI_STRI3_CONF_ADDR \
	(PCIE_MAC_IREG_BASE + 0x006C) /* 006C */
#define PCIE_MAC_IREG_SW_MAC_CTR_0_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0070) /* 0070 */
#define PCIE_MAC_IREG_SW_MAC_CTR_1_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0074) /* 0074 */
#define PCIE_MAC_IREG_SW_TEST_IN_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0078) /* 0078 */
#define PCIE_MAC_IREG_FPGA_SETTINGS_ADDR \
	(PCIE_MAC_IREG_BASE + 0x007C) /* 007C */
#define PCIE_MAC_IREG_GEN_SETTINGS_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0080) /* 0080 */
#define PCIE_MAC_IREG_PCIE_CFGCTRL_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0084) /* 0084 */
#define PCIE_MAC_IREG_PCIE_PIPE_0_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0088) /* 0088 */
#define PCIE_MAC_IREG_PCIE_PIPE_1_ADDR \
	(PCIE_MAC_IREG_BASE + 0x008C) /* 008C */
#define PCIE_MAC_IREG_PCIE_VC_CRED0_L_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0090) /* 0090 */
#define PCIE_MAC_IREG_PCIE_VC_CRED0_H_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0094) /* 0094 */
#define PCIE_MAC_IREG_PCIE_PCI_IDS_0_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0098) /* 0098 */
#define PCIE_MAC_IREG_PCIE_PCI_IDS_1_ADDR \
	(PCIE_MAC_IREG_BASE + 0x009C) /* 009C */
#define PCIE_MAC_IREG_PCIE_PCI_IDS_2_ADDR \
	(PCIE_MAC_IREG_BASE + 0x00A0) /* 00A0 */
#define PCIE_MAC_IREG_PCIE_PCI_LPM_ADDR \
	(PCIE_MAC_IREG_BASE + 0x00A4) /* 00A4 */
#define PCIE_MAC_IREG_PCIE_PCI_IRQ_0_ADDR \
	(PCIE_MAC_IREG_BASE + 0x00A8) /* 00A8 */
#define PCIE_MAC_IREG_PCIE_PCI_IRQ_1_ADDR \
	(PCIE_MAC_IREG_BASE + 0x00AC) /* 00AC */
#define PCIE_MAC_IREG_PCIE_PCI_IRQ_2_ADDR \
	(PCIE_MAC_IREG_BASE + 0x00B0) /* 00B0 */
#define PCIE_MAC_IREG_PCIE_PCI_IOV_0_ADDR \
	(PCIE_MAC_IREG_BASE + 0x00B4) /* 00B4 */
#define PCIE_MAC_IREG_PCIE_PCI_IOV_1_ADDR \
	(PCIE_MAC_IREG_BASE + 0x00B8) /* 00B8 */
#define PCIE_MAC_IREG_PCIE_SW_TRIG_INT_ADDR \
	(PCIE_MAC_IREG_BASE + 0x00BC) /* 00BC */
#define PCIE_MAC_IREG_PCIE_PEX_DEV_ADDR \
	(PCIE_MAC_IREG_BASE + 0x00C0) /* 00C0 */
#define PCIE_MAC_IREG_PCIE_PEX_DEV2_ADDR \
	(PCIE_MAC_IREG_BASE + 0x00C4) /* 00C4 */
#define PCIE_MAC_IREG_PCIE_PEX_LINK_ADDR \
	(PCIE_MAC_IREG_BASE + 0x00C8) /* 00C8 */
#define PCIE_MAC_IREG_PCIE_PEX_SLOT_ADDR \
	(PCIE_MAC_IREG_BASE + 0x00CC) /* 00CC */
#define PCIE_MAC_IREG_PCIE_PEX_ROOT_VC_ADDR \
	(PCIE_MAC_IREG_BASE + 0x00D0) /* 00D0 */
#define PCIE_MAC_IREG_PCIE_PEX_SPC_ADDR \
	(PCIE_MAC_IREG_BASE + 0x00D4) /* 00D4 */
#define PCIE_MAC_IREG_PCIE_PEX_SPC2_ADDR \
	(PCIE_MAC_IREG_BASE + 0x00D8) /* 00D8 */
#define PCIE_MAC_IREG_PCIE_PEX_NFTS_ADDR \
	(PCIE_MAC_IREG_BASE + 0x00DC) /* 00DC */
#define PCIE_MAC_IREG_PCIE_PEX_L1SS_ADDR \
	(PCIE_MAC_IREG_BASE + 0x00E0) /* 00E0 */
#define PCIE_MAC_IREG_PCIE_BAR_01_0_ADDR \
	(PCIE_MAC_IREG_BASE + 0x00E4) /* 00E4 */
#define PCIE_MAC_IREG_PCIE_BAR_01_1_ADDR \
	(PCIE_MAC_IREG_BASE + 0x00E8) /* 00E8 */
#define PCIE_MAC_IREG_PCIE_BAR_23_0_ADDR \
	(PCIE_MAC_IREG_BASE + 0x00EC) /* 00EC */
#define PCIE_MAC_IREG_PCIE_BAR_23_1_ADDR \
	(PCIE_MAC_IREG_BASE + 0x00F0) /* 00F0 */
#define PCIE_MAC_IREG_PCIE_BAR_45_0_ADDR \
	(PCIE_MAC_IREG_BASE + 0x00F4) /* 00F4 */
#define PCIE_MAC_IREG_PCIE_BAR_45_1_ADDR \
	(PCIE_MAC_IREG_BASE + 0x00F8) /* 00F8 */
#define PCIE_MAC_IREG_PCIE_BAR_WIN_ADDR \
	(PCIE_MAC_IREG_BASE + 0x00FC) /* 00FC */
#define PCIE_MAC_IREG_PCIE_EQ_PRESET_0_1_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0100) /* 0100 */
#define PCIE_MAC_IREG_PCIE_EQ_PRESET_2_3_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0104) /* 0104 */
#define PCIE_MAC_IREG_PCIE_EQ_PRESET_4_5_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0108) /* 0108 */
#define PCIE_MAC_IREG_PCIE_EQ_PRESET_6_7_ADDR \
	(PCIE_MAC_IREG_BASE + 0x010C) /* 010C */
#define PCIE_MAC_IREG_PCIE_EQ_PRESET_8_9_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0110) /* 0110 */
#define PCIE_MAC_IREG_PCIE_EQ_PRESET_10_11_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0114) /* 0114 */
#define PCIE_MAC_IREG_PCIE_EQ_PRESET_12_13_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0118) /* 0118 */
#define PCIE_MAC_IREG_PCIE_EQ_PRESET_14_15_ADDR \
	(PCIE_MAC_IREG_BASE + 0x011C) /* 011C */
#define PCIE_MAC_IREG_PCIE_SRIOV_0_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0120) /* 0120 */
#define PCIE_MAC_IREG_PCIE_SRIOV_1_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0124) /* 0124 */
#define PCIE_MAC_IREG_PCIE_SRIOV_2_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0128) /* 0128 */
#define PCIE_MAC_IREG_PCIE_SRIOV_3_ADDR \
	(PCIE_MAC_IREG_BASE + 0x012C) /* 012C */
#define PCIE_MAC_IREG_PCIE_SRIOV_4_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0130) /* 0130 */
#define PCIE_MAC_IREG_PCIE_SRIOV_5_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0134) /* 0134 */
#define PCIE_MAC_IREG_PCIE_SRIOV_6_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0138) /* 0138 */
#define PCIE_MAC_IREG_PCIE_SRIOV_7_ADDR \
	(PCIE_MAC_IREG_BASE + 0x013C) /* 013C */
#define PCIE_MAC_IREG_PCIE_CFGNUM_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0140) /* 0140 */
#define PCIE_MAC_IREG_PCIE_BUSDEV_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0144) /* 0144 */
#define PCIE_MAC_IREG_PCIE_RST_CTRL_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0148) /* 0148 */
#define PCIE_MAC_IREG_PCIE_MISC_STATUS_ADDR \
	(PCIE_MAC_IREG_BASE + 0x014C) /* 014C */
#define PCIE_MAC_IREG_PCIE_LTSSM_STATUS_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0150) /* 0150 */
#define PCIE_MAC_IREG_PCIE_LINK_STATUS_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0154) /* 0154 */
#define PCIE_MAC_IREG_PCIE_PEX_DSN_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0158) /* 0158 */
#define PCIE_MAC_IREG_PCIE_ASPM_CTRL_ADDR \
	(PCIE_MAC_IREG_BASE + 0x015C) /* 015C */
#define PCIE_MAC_IREG_PCIE_PERF_SETTING_0_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0160) /* 0160 */
#define PCIE_MAC_IREG_PCIE_DEBUG_SEL_0_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0164) /* 0164 */
#define PCIE_MAC_IREG_PCIE_DEBUG_SEL_1_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0168) /* 0168 */
#define PCIE_MAC_IREG_PCIE_EQ_CTRL_0_ADDR \
	(PCIE_MAC_IREG_BASE + 0x016C) /* 016C */
#define PCIE_MAC_IREG_PCIE_EQ_CTRL_1_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0170) /* 0170 */
#define PCIE_MAC_IREG_PM_CONF_0_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0174) /* 0174 */
#define PCIE_MAC_IREG_PM_CONF_1_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0178) /* 0178 */
#define PCIE_MAC_IREG_PM_CONF_2_ADDR \
	(PCIE_MAC_IREG_BASE + 0x017C) /* 017C */
#define PCIE_MAC_IREG_IMASK_LOCAL_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0180) /* 0180 */
#define PCIE_MAC_IREG_ISTATUS_LOCAL_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0184) /* 0184 */
#define PCIE_MAC_IREG_IMASK_HOST_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0188) /* 0188 */
#define PCIE_MAC_IREG_ISTATUS_HOST_ADDR \
	(PCIE_MAC_IREG_BASE + 0x018C) /* 018C */
#define PCIE_MAC_IREG_RC_MSI_EN_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0190) /* 0190 */
#define PCIE_MAC_IREG_PCIE_LOW_POWER_CTRL_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0194) /* 0194 */
#define PCIE_MAC_IREG_PCIE_ICMD_PM_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0198) /* 0198 */
#define PCIE_MAC_IREG_PCIE_ISTATUS_PM_ADDR \
	(PCIE_MAC_IREG_BASE + 0x019C) /* 019C */
#define PCIE_MAC_IREG_ATS_PRI_REPORT_ADDR \
	(PCIE_MAC_IREG_BASE + 0x01A0) /* 01A0 */
#define PCIE_MAC_IREG_PCIE_LTR_VALUES_ADDR \
	(PCIE_MAC_IREG_BASE + 0x01A4) /* 01A4 */
#define PCIE_MAC_IREG_AXI_PCIE_IF_CTRL_ADDR \
	(PCIE_MAC_IREG_BASE + 0x01A8) /* 01A8 */
#define PCIE_MAC_IREG_ISTATUS_HOST_CTRL_ADDR \
	(PCIE_MAC_IREG_BASE + 0x01AC) /* 01AC */
#define PCIE_MAC_IREG_ISTATUS_DMA0_ADDR \
	(PCIE_MAC_IREG_BASE + 0x01B0) /* 01B0 */
#define PCIE_MAC_IREG_ISTATUS_DMA1_ADDR \
	(PCIE_MAC_IREG_BASE + 0x01B4) /* 01B4 */
#define PCIE_MAC_IREG_ISTATUS_DMA2_ADDR \
	(PCIE_MAC_IREG_BASE + 0x01B8) /* 01B8 */
#define PCIE_MAC_IREG_ISTATUS_DMA3_ADDR \
	(PCIE_MAC_IREG_BASE + 0x01BC) /* 01BC */
#define PCIE_MAC_IREG_ISTATUS_DMA4_ADDR \
	(PCIE_MAC_IREG_BASE + 0x01C0) /* 01C0 */
#define PCIE_MAC_IREG_ISTATUS_DMA5_ADDR \
	(PCIE_MAC_IREG_BASE + 0x01C4) /* 01C4 */
#define PCIE_MAC_IREG_ISTATUS_DMA6_ADDR \
	(PCIE_MAC_IREG_BASE + 0x01C8) /* 01C8 */
#define PCIE_MAC_IREG_ISTATUS_DMA7_ADDR \
	(PCIE_MAC_IREG_BASE + 0x01CC) /* 01CC */
#define PCIE_MAC_IREG_ISTATUS_PENDING_DMA_ADDR \
	(PCIE_MAC_IREG_BASE + 0x01D0) /* 01D0 */
#define PCIE_MAC_IREG_ISTATUS_PENDING_ADT_ADDR \
	(PCIE_MAC_IREG_BASE + 0x01D4) /* 01D4 */
#define PCIE_MAC_IREG_ISTATUS_P_ADT_WIN0_ADDR \
	(PCIE_MAC_IREG_BASE + 0x01D8) /* 01D8 */
#define PCIE_MAC_IREG_ISTATUS_P_ADT_WIN1_ADDR \
	(PCIE_MAC_IREG_BASE + 0x01DC) /* 01DC */
#define PCIE_MAC_IREG_ISTATUS_A_ADT_SLV0_ADDR \
	(PCIE_MAC_IREG_BASE + 0x01E0) /* 01E0 */
#define PCIE_MAC_IREG_ISTATUS_A_ADT_SLV1_ADDR \
	(PCIE_MAC_IREG_BASE + 0x01E4) /* 01E4 */
#define PCIE_MAC_IREG_ISTATUS_A_ADT_SLV2_ADDR \
	(PCIE_MAC_IREG_BASE + 0x01E8) /* 01E8 */
#define PCIE_MAC_IREG_ISTATUS_A_ADT_SLV3_ADDR \
	(PCIE_MAC_IREG_BASE + 0x01EC) /* 01EC */
#define PCIE_MAC_IREG_IMASK_HOST_SET_ADDR \
	(PCIE_MAC_IREG_BASE + 0x01F0) /* 01F0 */
#define PCIE_MAC_IREG_IMASK_HOST_CLR_ADDR \
	(PCIE_MAC_IREG_BASE + 0x01F4) /* 01F4 */
#define PCIE_MAC_IREG_PCIE_DMA_DUMMY_0_ADDR \
	(PCIE_MAC_IREG_BASE + 0x01F8) /* 01F8 */
#define PCIE_MAC_IREG_PCIE_DMA_DUMMY_1_ADDR \
	(PCIE_MAC_IREG_BASE + 0x01FC) /* 01FC */
#define PCIE_MAC_IREG_ROUTING_RULES_R00_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0200) /* 0200 */
#define PCIE_MAC_IREG_ROUTING_RULES_R01_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0204) /* 0204 */
#define PCIE_MAC_IREG_ROUTING_RULES_R02_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0208) /* 0208 */
#define PCIE_MAC_IREG_ROUTING_RULES_R03_ADDR \
	(PCIE_MAC_IREG_BASE + 0x020C) /* 020C */
#define PCIE_MAC_IREG_ROUTING_RULES_R04_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0210) /* 0210 */
#define PCIE_MAC_IREG_ROUTING_RULES_R05_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0214) /* 0214 */
#define PCIE_MAC_IREG_ROUTING_RULES_R06_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0218) /* 0218 */
#define PCIE_MAC_IREG_ROUTING_RULES_R07_ADDR \
	(PCIE_MAC_IREG_BASE + 0x021C) /* 021C */
#define PCIE_MAC_IREG_ROUTING_RULES_R08_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0220) /* 0220 */
#define PCIE_MAC_IREG_ROUTING_RULES_R09_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0224) /* 0224 */
#define PCIE_MAC_IREG_ROUTING_RULES_R10_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0228) /* 0228 */
#define PCIE_MAC_IREG_ROUTING_RULES_R11_ADDR \
	(PCIE_MAC_IREG_BASE + 0x022C) /* 022C */
#define PCIE_MAC_IREG_ROUTING_RULES_R12_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0230) /* 0230 */
#define PCIE_MAC_IREG_ROUTING_RULES_R13_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0234) /* 0234 */
#define PCIE_MAC_IREG_ROUTING_RULES_R14_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0238) /* 0238 */
#define PCIE_MAC_IREG_ROUTING_RULES_R15_ADDR \
	(PCIE_MAC_IREG_BASE + 0x023C) /* 023C */
#define PCIE_MAC_IREG_ROUTING_RULES_W00_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0240) /* 0240 */
#define PCIE_MAC_IREG_ROUTING_RULES_W01_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0244) /* 0244 */
#define PCIE_MAC_IREG_ROUTING_RULES_W02_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0248) /* 0248 */
#define PCIE_MAC_IREG_ROUTING_RULES_W03_ADDR \
	(PCIE_MAC_IREG_BASE + 0x024C) /* 024C */
#define PCIE_MAC_IREG_ROUTING_RULES_W04_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0250) /* 0250 */
#define PCIE_MAC_IREG_ROUTING_RULES_W05_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0254) /* 0254 */
#define PCIE_MAC_IREG_ROUTING_RULES_W06_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0258) /* 0258 */
#define PCIE_MAC_IREG_ROUTING_RULES_W07_ADDR \
	(PCIE_MAC_IREG_BASE + 0x025C) /* 025C */
#define PCIE_MAC_IREG_ROUTING_RULES_W08_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0260) /* 0260 */
#define PCIE_MAC_IREG_ROUTING_RULES_W09_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0264) /* 0264 */
#define PCIE_MAC_IREG_ROUTING_RULES_W10_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0268) /* 0268 */
#define PCIE_MAC_IREG_ROUTING_RULES_W11_ADDR \
	(PCIE_MAC_IREG_BASE + 0x026C) /* 026C */
#define PCIE_MAC_IREG_ROUTING_RULES_W12_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0270) /* 0270 */
#define PCIE_MAC_IREG_ROUTING_RULES_W13_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0274) /* 0274 */
#define PCIE_MAC_IREG_ROUTING_RULES_W14_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0278) /* 0278 */
#define PCIE_MAC_IREG_ROUTING_RULES_W15_ADDR \
	(PCIE_MAC_IREG_BASE + 0x027C) /* 027C */
#define PCIE_MAC_IREG_ARBITRATION_RULES0_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0280) /* 0280 */
#define PCIE_MAC_IREG_ARBITRATION_RULES1_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0284) /* 0284 */
#define PCIE_MAC_IREG_ARBITRATION_RULES2_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0288) /* 0288 */
#define PCIE_MAC_IREG_ARBITRATION_RULES3_ADDR \
	(PCIE_MAC_IREG_BASE + 0x028C) /* 028C */
#define PCIE_MAC_IREG_ARBITRATION_RULES4_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0290) /* 0290 */
#define PCIE_MAC_IREG_ARBITRATION_RULES5_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0294) /* 0294 */
#define PCIE_MAC_IREG_ARBITRATION_RULES6_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0298) /* 0298 */
#define PCIE_MAC_IREG_ARBITRATION_RULES7_ADDR \
	(PCIE_MAC_IREG_BASE + 0x029C) /* 029C */
#define PCIE_MAC_IREG_ARBITRATION_RULES8_ADDR \
	(PCIE_MAC_IREG_BASE + 0x02A0) /* 02A0 */
#define PCIE_MAC_IREG_ARBITRATION_RULES9_ADDR \
	(PCIE_MAC_IREG_BASE + 0x02A4) /* 02A4 */
#define PCIE_MAC_IREG_ARBITRATION_RULES10_ADDR \
	(PCIE_MAC_IREG_BASE + 0x02A8) /* 02A8 */
#define PCIE_MAC_IREG_ARBITRATION_RULES11_ADDR \
	(PCIE_MAC_IREG_BASE + 0x02AC) /* 02AC */
#define PCIE_MAC_IREG_ARBITRATION_RULES12_ADDR \
	(PCIE_MAC_IREG_BASE + 0x02B0) /* 02B0 */
#define PCIE_MAC_IREG_ARBITRATION_RULES13_ADDR \
	(PCIE_MAC_IREG_BASE + 0x02B4) /* 02B4 */
#define PCIE_MAC_IREG_ARBITRATION_RULES14_ADDR \
	(PCIE_MAC_IREG_BASE + 0x02B8) /* 02B8 */
#define PCIE_MAC_IREG_ARBITRATION_RULES15_ADDR \
	(PCIE_MAC_IREG_BASE + 0x02BC) /* 02BC */
#define PCIE_MAC_IREG_PRIORITY_RULES0_ADDR \
	(PCIE_MAC_IREG_BASE + 0x02C0) /* 02C0 */
#define PCIE_MAC_IREG_PRIORITY_RULES1_ADDR \
	(PCIE_MAC_IREG_BASE + 0x02C4) /* 02C4 */
#define PCIE_MAC_IREG_PRIORITY_RULES2_ADDR \
	(PCIE_MAC_IREG_BASE + 0x02C8) /* 02C8 */
#define PCIE_MAC_IREG_PRIORITY_RULES3_ADDR \
	(PCIE_MAC_IREG_BASE + 0x02CC) /* 02CC */
#define PCIE_MAC_IREG_PRIORITY_RULES4_ADDR \
	(PCIE_MAC_IREG_BASE + 0x02D0) /* 02D0 */
#define PCIE_MAC_IREG_PRIORITY_RULES5_ADDR \
	(PCIE_MAC_IREG_BASE + 0x02D4) /* 02D4 */
#define PCIE_MAC_IREG_PRIORITY_RULES6_ADDR \
	(PCIE_MAC_IREG_BASE + 0x02D8) /* 02D8 */
#define PCIE_MAC_IREG_PRIORITY_RULES7_ADDR \
	(PCIE_MAC_IREG_BASE + 0x02DC) /* 02DC */
#define PCIE_MAC_IREG_PRIORITY_RULES8_ADDR \
	(PCIE_MAC_IREG_BASE + 0x02E0) /* 02E0 */
#define PCIE_MAC_IREG_PRIORITY_RULES9_ADDR \
	(PCIE_MAC_IREG_BASE + 0x02E4) /* 02E4 */
#define PCIE_MAC_IREG_PRIORITY_RULES10_ADDR \
	(PCIE_MAC_IREG_BASE + 0x02E8) /* 02E8 */
#define PCIE_MAC_IREG_PRIORITY_RULES11_ADDR \
	(PCIE_MAC_IREG_BASE + 0x02EC) /* 02EC */
#define PCIE_MAC_IREG_PRIORITY_RULES12_ADDR \
	(PCIE_MAC_IREG_BASE + 0x02F0) /* 02F0 */
#define PCIE_MAC_IREG_PRIORITY_RULES13_ADDR \
	(PCIE_MAC_IREG_BASE + 0x02F4) /* 02F4 */
#define PCIE_MAC_IREG_PRIORITY_RULES14_ADDR \
	(PCIE_MAC_IREG_BASE + 0x02F8) /* 02F8 */
#define PCIE_MAC_IREG_PRIORITY_RULES15_ADDR \
	(PCIE_MAC_IREG_BASE + 0x02FC) /* 02FC */
#define PCIE_MAC_IREG_P2A_TC_QOS_CONV_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0300) /* 0300 */
#define PCIE_MAC_IREG_P2A_ATTR_CACHE_CONV_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0304) /* 0304 */
#define PCIE_MAC_IREG_P2A_NC_BASE_ADDR_L_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0308) /* 0308 */
#define PCIE_MAC_IREG_P2A_NC_BASE_ADDR_H_ADDR \
	(PCIE_MAC_IREG_BASE + 0x030C) /* 030C */
#define PCIE_MAC_IREG_ORDRULES_DIS_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0320) /* 0320 */
#define PCIE_MAC_IREG_RAM_ARB_PRIORITY_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0324) /* 0324 */
#define PCIE_MAC_IREG_RAM_ARB_OPTIONS_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0328) /* 0328 */
#define PCIE_MAC_IREG_RAM_READ_OPTIONS_ADDR \
	(PCIE_MAC_IREG_BASE + 0x032C) /* 032C */
#define PCIE_MAC_IREG_ECO_SPACE_0_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0330) /* 0330 */
#define PCIE_MAC_IREG_ECO_SPACE_1_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0334) /* 0334 */
#define PCIE_MAC_IREG_PIPE4_PIE8_SETTING_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0338) /* 0338 */
#define PCIE_MAC_IREG_PHYMAC_CFG_ADDR \
	(PCIE_MAC_IREG_BASE + 0x033C) /* 033C */
#define PCIE_MAC_IREG_WCPL_TIMEOUT_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0340) /* 0340 */
#define PCIE_MAC_IREG_PCIE_IF_TIMEOUT_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0344) /* 0344 */
#define PCIE_MAC_IREG_PCIE_MISC_CTRL_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0348) /* 0348 */
#define PCIE_MAC_IREG_PCIE_DEBUG_SEL_2_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0x34C) /* 034C */
#define PCIE_MAC_IREG_PCIE_LMR_0_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0350) /* 0350 */
#define PCIE_MAC_IREG_PCIE_LMR_1_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0354) /* 0354 */
#define PCIE_MAC_IREG_PCIE_LMR_2_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0358) /* 0358 */
#define PCIE_MAC_IREG_PCIE_DL_FEATURE_ADDR \
	(PCIE_MAC_IREG_BASE + 0x035C) /* 035C */
#define PCIE_MAC_IREG_PCIE_EQ_PRESET16G_0_3_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0360) /* 0360 */
#define PCIE_MAC_IREG_PCIE_EQ_PRESET16G_4_7_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0364) /* 0364 */
#define PCIE_MAC_IREG_PCIE_EQ_PRESET16G_8_11_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0368) /* 0368 */
#define PCIE_MAC_IREG_PCIE_EQ_PRESET16G_12_15_ADDR \
	(PCIE_MAC_IREG_BASE + 0x036C) /* 036C */
#define PCIE_MAC_IREG_AXI4_STRIN0_MODE_01_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0380) /* 0380 */
#define PCIE_MAC_IREG_AXI4_STRIN0_MODE_23_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0384) /* 0384 */
#define PCIE_MAC_IREG_AXI4_STRIN0_MODE_45_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0388) /* 0388 */
#define PCIE_MAC_IREG_AXI4_STRIN0_MODE_67_ADDR \
	(PCIE_MAC_IREG_BASE + 0x038C) /* 038C */
#define PCIE_MAC_IREG_AXI4_STRIN1_MODE_01_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0390) /* 0390 */
#define PCIE_MAC_IREG_AXI4_STRIN1_MODE_23_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0394) /* 0394 */
#define PCIE_MAC_IREG_AXI4_STRIN1_MODE_45_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0398) /* 0398 */
#define PCIE_MAC_IREG_AXI4_STRIN1_MODE_67_ADDR \
	(PCIE_MAC_IREG_BASE + 0x039C) /* 039C */
#define PCIE_MAC_IREG_AXI4_STRIN2_MODE_01_ADDR \
	(PCIE_MAC_IREG_BASE + 0x03A0) /* 03A0 */
#define PCIE_MAC_IREG_AXI4_STRIN2_MODE_23_ADDR \
	(PCIE_MAC_IREG_BASE + 0x03A4) /* 03A4 */
#define PCIE_MAC_IREG_AXI4_STRIN2_MODE_45_ADDR \
	(PCIE_MAC_IREG_BASE + 0x03A8) /* 03A8 */
#define PCIE_MAC_IREG_AXI4_STRIN2_MODE_67_ADDR \
	(PCIE_MAC_IREG_BASE + 0x03AC) /* 03AC */
#define PCIE_MAC_IREG_AXI4_STRIN3_MODE_01_ADDR \
	(PCIE_MAC_IREG_BASE + 0x03B0) /* 03B0 */
#define PCIE_MAC_IREG_AXI4_STRIN3_MODE_23_ADDR \
	(PCIE_MAC_IREG_BASE + 0x03B4) /* 03B4 */
#define PCIE_MAC_IREG_AXI4_STRIN3_MODE_45_ADDR \
	(PCIE_MAC_IREG_BASE + 0x03B8) /* 03B8 */
#define PCIE_MAC_IREG_AXI4_STRIN3_MODE_67_ADDR \
	(PCIE_MAC_IREG_BASE + 0x03BC) /* 03BC */
#define PCIE_MAC_IREG_PCIE_DUMMY_0_ADDR \
	(PCIE_MAC_IREG_BASE + 0x03C0) /* 03C0 */
#define PCIE_MAC_IREG_PCIE_DUMMY_1_ADDR \
	(PCIE_MAC_IREG_BASE + 0x03C4) /* 03C4 */
#define PCIE_MAC_IREG_SW_TRIG_INTR_SET_ADDR \
	(PCIE_MAC_IREG_BASE + 0x03C8) /* 03C8 */
#define PCIE_MAC_IREG_SW_TRIG_INTR_CLR_ADDR \
	(PCIE_MAC_IREG_BASE + 0x03CC) /* 03CC */
#define PCIE_MAC_IREG_PCIE_ULTRA_SETTING_ADDR \
	(PCIE_MAC_IREG_BASE + 0x03D0) /* 03D0 */
#define PCIE_MAC_IREG_PCIE_PERF_SETTING_1_ADDR \
	(PCIE_MAC_IREG_BASE + 0x03D4) /* 03D4 */
#define PCIE_MAC_IREG_PCIE_PERF_SETTING_2_ADDR \
	(PCIE_MAC_IREG_BASE + 0x03D8) /* 03D8 */
#define PCIE_MAC_IREG_PCIE_PERF_SETTING_3_ADDR \
	(PCIE_MAC_IREG_BASE + 0x03DC) /* 03DC */
#define PCIE_MAC_IREG_AXI_ERROR_REPORT_ADDR \
	(PCIE_MAC_IREG_BASE + 0x03E0) /* 03E0 */
#define PCIE_MAC_IREG_PCIE_IP_REVISION_ADDR \
	(PCIE_MAC_IREG_BASE + 0x03E4) /* 03E4 */
#define PCIE_MAC_IREG_PMSG_RECEPTION_SETTINGS_0_ADDR \
	(PCIE_MAC_IREG_BASE + 0x03F0) /* 03F0 */
#define PCIE_MAC_IREG_PMSG_RECEPTION_SETTINGS_1_ADDR \
	(PCIE_MAC_IREG_BASE + 0x03F4) /* 03F4 */
#define PCIE_MAC_IREG_PMSG_RECEPTION_SETTINGS_2_ADDR \
	(PCIE_MAC_IREG_BASE + 0x03F8) /* 03F8 */
#define PCIE_MAC_IREG_PMSG_RECEPTION_SETTINGS_3_ADDR \
	(PCIE_MAC_IREG_BASE + 0x03FC) /* 03FC */
#define PCIE_MAC_IREG_DMA0_SRCPARAM_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0400) /* 0400 */
#define PCIE_MAC_IREG_DMA0_DESTPARAM_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0404) /* 0404 */
#define PCIE_MAC_IREG_DMA0_SRCADDR_L_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0408) /* 0408 */
#define PCIE_MAC_IREG_DMA0_SRCADDR_H_ADDR \
	(PCIE_MAC_IREG_BASE + 0x040C) /* 040C */
#define PCIE_MAC_IREG_DMA0_DESTADDR_L_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0410) /* 0410 */
#define PCIE_MAC_IREG_DMA0_DESTADDR_H_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0414) /* 0414 */
#define PCIE_MAC_IREG_DMA0_LENGTH_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0418) /* 0418 */
#define PCIE_MAC_IREG_DMA0_CONTROL_ADDR \
	(PCIE_MAC_IREG_BASE + 0x041C) /* 041C */
#define PCIE_MAC_IREG_DMA0_STATUS_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0420) /* 0420 */
#define PCIE_MAC_IREG_DMA0_PRC_LENGTH_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0424) /* 0424 */
#define PCIE_MAC_IREG_DMA0_SHARE_ACCESS_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0428) /* 0428 */
#define PCIE_MAC_IREG_DMA1_SRCPARAM_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0440) /* 0440 */
#define PCIE_MAC_IREG_DMA1_DESTPARAM_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0444) /* 0444 */
#define PCIE_MAC_IREG_DMA1_SRCADDR_L_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0448) /* 0448 */
#define PCIE_MAC_IREG_DMA1_SRCADDR_H_ADDR \
	(PCIE_MAC_IREG_BASE + 0x044C) /* 044C */
#define PCIE_MAC_IREG_DMA1_DESTADDR_L_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0450) /* 0450 */
#define PCIE_MAC_IREG_DMA1_DESTADDR_H_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0454) /* 0454 */
#define PCIE_MAC_IREG_DMA1_LENGTH_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0458) /* 0458 */
#define PCIE_MAC_IREG_DMA1_CONTROL_ADDR \
	(PCIE_MAC_IREG_BASE + 0x045C) /* 045C */
#define PCIE_MAC_IREG_DMA1_STATUS_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0460) /* 0460 */
#define PCIE_MAC_IREG_DMA1_PRC_LENGTH_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0464) /* 0464 */
#define PCIE_MAC_IREG_DMA1_SHARE_ACCESS_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0468) /* 0468 */
#define PCIE_MAC_IREG_DMA2_SRCPARAM_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0480) /* 0480 */
#define PCIE_MAC_IREG_DMA2_DESTPARAM_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0484) /* 0484 */
#define PCIE_MAC_IREG_DMA2_SRCADDR_L_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0488) /* 0488 */
#define PCIE_MAC_IREG_DMA2_SRCADDR_H_ADDR \
	(PCIE_MAC_IREG_BASE + 0x048C) /* 048C */
#define PCIE_MAC_IREG_DMA2_DESTADDR_L_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0490) /* 0490 */
#define PCIE_MAC_IREG_DMA2_DESTADDR_H_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0494) /* 0494 */
#define PCIE_MAC_IREG_DMA2_LENGTH_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0498) /* 0498 */
#define PCIE_MAC_IREG_DMA2_CONTROL_ADDR \
	(PCIE_MAC_IREG_BASE + 0x049C) /* 049C */
#define PCIE_MAC_IREG_DMA2_STATUS_ADDR \
	(PCIE_MAC_IREG_BASE + 0x04A0) /* 04A0 */
#define PCIE_MAC_IREG_DMA2_PRC_LENGTH_ADDR \
	(PCIE_MAC_IREG_BASE + 0x04A4) /* 04A4 */
#define PCIE_MAC_IREG_DMA2_SHARE_ACCESS_ADDR \
	(PCIE_MAC_IREG_BASE + 0x04A8) /* 04A8 */
#define PCIE_MAC_IREG_DMA3_SRCPARAM_ADDR \
	(PCIE_MAC_IREG_BASE + 0x04C0) /* 04C0 */
#define PCIE_MAC_IREG_DMA3_DESTPARAM_ADDR \
	(PCIE_MAC_IREG_BASE + 0x04C4) /* 04C4 */
#define PCIE_MAC_IREG_DMA3_SRCADDR_L_ADDR \
	(PCIE_MAC_IREG_BASE + 0x04C8) /* 04C8 */
#define PCIE_MAC_IREG_DMA3_SRCADDR_H_ADDR \
	(PCIE_MAC_IREG_BASE + 0x04CC) /* 04CC */
#define PCIE_MAC_IREG_DMA3_DESTADDR_L_ADDR \
	(PCIE_MAC_IREG_BASE + 0x04D0) /* 04D0 */
#define PCIE_MAC_IREG_DMA3_DESTADDR_H_ADDR \
	(PCIE_MAC_IREG_BASE + 0x04D4) /* 04D4 */
#define PCIE_MAC_IREG_DMA3_LENGTH_ADDR \
	(PCIE_MAC_IREG_BASE + 0x04D8) /* 04D8 */
#define PCIE_MAC_IREG_DMA3_CONTROL_ADDR \
	(PCIE_MAC_IREG_BASE + 0x04DC) /* 04DC */
#define PCIE_MAC_IREG_DMA3_STATUS_ADDR \
	(PCIE_MAC_IREG_BASE + 0x04E0) /* 04E0 */
#define PCIE_MAC_IREG_DMA3_PRC_LENGTH_ADDR \
	(PCIE_MAC_IREG_BASE + 0x04E4) /* 04E4 */
#define PCIE_MAC_IREG_DMA3_SHARE_ACCESS_ADDR \
	(PCIE_MAC_IREG_BASE + 0x04E8) /* 04E8 */
#define PCIE_MAC_IREG_DMA4_SRCPARAM_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0500) /* 0500 */
#define PCIE_MAC_IREG_DMA4_DESTPARAM_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0504) /* 0504 */
#define PCIE_MAC_IREG_DMA4_SRCADDR_L_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0508) /* 0508 */
#define PCIE_MAC_IREG_DMA4_SRCADDR_H_ADDR \
	(PCIE_MAC_IREG_BASE + 0x050C) /* 050C */
#define PCIE_MAC_IREG_DMA4_DESTADDR_L_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0510) /* 0510 */
#define PCIE_MAC_IREG_DMA4_DESTADDR_H_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0514) /* 0514 */
#define PCIE_MAC_IREG_DMA4_LENGTH_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0518) /* 0518 */
#define PCIE_MAC_IREG_DMA4_CONTROL_ADDR \
	(PCIE_MAC_IREG_BASE + 0x051C) /* 051C */
#define PCIE_MAC_IREG_DMA4_STATUS_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0520) /* 0520 */
#define PCIE_MAC_IREG_DMA4_PRC_LENGTH_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0524) /* 0524 */
#define PCIE_MAC_IREG_DMA4_SHARE_ACCESS_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0528) /* 0528 */
#define PCIE_MAC_IREG_DMA5_SRCPARAM_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0540) /* 0540 */
#define PCIE_MAC_IREG_DMA5_DESTPARAM_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0544) /* 0544 */
#define PCIE_MAC_IREG_DMA5_SRCADDR_L_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0548) /* 0548 */
#define PCIE_MAC_IREG_DMA5_SRCADDR_H_ADDR \
	(PCIE_MAC_IREG_BASE + 0x054C) /* 054C */
#define PCIE_MAC_IREG_DMA5_DESTADDR_L_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0550) /* 0550 */
#define PCIE_MAC_IREG_DMA5_DESTADDR_H_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0554) /* 0554 */
#define PCIE_MAC_IREG_DMA5_LENGTH_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0558) /* 0558 */
#define PCIE_MAC_IREG_DMA5_CONTROL_ADDR \
	(PCIE_MAC_IREG_BASE + 0x055C) /* 055C */
#define PCIE_MAC_IREG_DMA5_STATUS_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0560) /* 0560 */
#define PCIE_MAC_IREG_DMA5_PRC_LENGTH_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0564) /* 0564 */
#define PCIE_MAC_IREG_DMA5_SHARE_ACCESS_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0568) /* 0568 */
#define PCIE_MAC_IREG_DMA6_SRCPARAM_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0580) /* 0580 */
#define PCIE_MAC_IREG_DMA6_DESTPARAM_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0584) /* 0584 */
#define PCIE_MAC_IREG_DMA6_SRCADDR_L_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0588) /* 0588 */
#define PCIE_MAC_IREG_DMA6_SRCADDR_H_ADDR \
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#define PCIE_MAC_IREG_DMA6_DESTADDR_L_ADDR \
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#define PCIE_MAC_IREG_DMA6_DESTADDR_H_ADDR \
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#define PCIE_MAC_IREG_DMA6_PRC_LENGTH_ADDR \
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#define PCIE_MAC_IREG_DMA7_DESTADDR_H_ADDR \
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#define PCIE_MAC_IREG_ATR_PCIE_WIN1_T6_ATR_PARAM_SRC_ADDR_LSB_ADDR \
	(PCIE_MAC_IREG_BASE + 0x07C0) /* 07C0 */
#define PCIE_MAC_IREG_ATR_PCIE_WIN1_T6_SRC_ADDR_MSB_ADDR \
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#define PCIE_MAC_IREG_ATR_PCIE_WIN1_T6_TRSL_ADDR_LSB_ADDR \
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#define PCIE_MAC_IREG_ATR_PCIE_WIN1_T6_TRSL_MASK_MSB_ADDR \
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#define PCIE_MAC_IREG_ATR_PCIE_WIN1_T7_ATR_PARAM_SRC_ADDR_LSB_ADDR \
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#define PCIE_MAC_IREG_ATR_PCIE_WIN1_T7_SRC_ADDR_MSB_ADDR \
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#define PCIE_MAC_IREG_ATR_PCIE_WIN1_T7_TRSL_ADDR_LSB_ADDR \
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#define PCIE_MAC_IREG_ATR_PCIE_WIN1_T7_TRSL_ADDR_MSB_ADDR \
	(PCIE_MAC_IREG_BASE + 0x07EC) /* 07EC */
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	(PCIE_MAC_IREG_BASE + 0x0C44) /* 0C44 */
#define PCIE_MAC_IREG_IMASK_MSI_F4_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0C48) /* 0C48 */
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	(PCIE_MAC_IREG_BASE + 0x0C5C) /* 0C5C */
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	(PCIE_MAC_IREG_BASE + 0x0C78) /* 0C78 */
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	(PCIE_MAC_IREG_BASE + 0x0C7C) /* 0C7C */
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#define PCIE_MAC_IREG_IMSI_HI_ADDR_F3_ADDR \
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	(PCIE_MAC_IREG_BASE + 0x0C94) /* 0C94 */
#define PCIE_MAC_IREG_IMSI_HI_ADDR_F6_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0C98) /* 0C98 */
#define PCIE_MAC_IREG_IMSI_HI_ADDR_F7_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0C9C) /* 0C9C */
#define PCIE_MAC_IREG_PCIE_VC_CAP_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0CA0) /* 0CA0 */
#define PCIE_MAC_IREG_PCIE_VC_CAP2_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0CA4) /* 0CA4 */
#define PCIE_MAC_IREG_PCIE_VC1_CRED_L_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0CA8) /* 0CA8 */
#define PCIE_MAC_IREG_PCIE_VC1_CRED_H_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0CAC) /* 0CAC */
#define PCIE_MAC_IREG_PCIE_VC2_CRED_L_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0CB0) /* 0CB0 */
#define PCIE_MAC_IREG_PCIE_VC2_CRED_H_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0CB4) /* 0CB4 */
#define PCIE_MAC_IREG_PCIE_VC3_CRED_L_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0CB8) /* 0CB8 */
#define PCIE_MAC_IREG_PCIE_VC3_CRED_H_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0CBC) /* 0CBC */
#define PCIE_MAC_IREG_PCIE_VC4_CRED_L_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0CC0) /* 0CC0 */
#define PCIE_MAC_IREG_PCIE_VC4_CRED_H_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0CC4) /* 0CC4 */
#define PCIE_MAC_IREG_PCIE_VC5_CRED_L_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0CC8) /* 0CC8 */
#define PCIE_MAC_IREG_PCIE_VC5_CRED_H_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0CCC) /* 0CCC */
#define PCIE_MAC_IREG_PCIE_VC6_CRED_L_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0CD0) /* 0CD0 */
#define PCIE_MAC_IREG_PCIE_VC6_CRED_H_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0CD4) /* 0CD4 */
#define PCIE_MAC_IREG_PCIE_VC7_CRED_L_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0CD8) /* 0CD8 */
#define PCIE_MAC_IREG_PCIE_VC7_CRED_H_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0CDC) /* 0CDC */
#define PCIE_MAC_IREG_PCIE_RECEIVED_MESSAGE_0_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0CE0) /* 0CE0 */
#define PCIE_MAC_IREG_PCIE_RECEIVED_MESSAGE_1_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0CE4) /* 0CE4 */
#define PCIE_MAC_IREG_PCIE_RECEIVED_MESSAGE_2_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0CE8) /* 0CE8 */
#define PCIE_MAC_IREG_PCIE_RECEIVED_MESSAGE_3_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0CEC) /* 0CEC */
#define PCIE_MAC_IREG_PCIE_RECEIVED_MESSAGE_4_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0CF0) /* 0CF0 */
#define PCIE_MAC_IREG_PCIE_RECEIVED_MESSAGE_5_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0CF4) /* 0CF4 */
#define PCIE_MAC_IREG_PCIE_RECEIVED_MESSAGE_6_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0CF8) /* 0CF8 */
#define PCIE_MAC_IREG_PCIE_RECEIVED_MESSAGE_7_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0CFC) /* 0CFC */
#define PCIE_MAC_IREG_PCIE_DEBUG_DUMMY_0_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0D00) /* 0D00 */
#define PCIE_MAC_IREG_PCIE_DEBUG_DUMMY_1_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0D04) /* 0D04 */
#define PCIE_MAC_IREG_PCIE_DEBUG_DUMMY_2_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0D08) /* 0D08 */
#define PCIE_MAC_IREG_PCIE_DEBUG_DUMMY_3_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0D0C) /* 0D0C */
#define PCIE_MAC_IREG_PCIE_DEBUG_DUMMY_4_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0D10) /* 0D10 */
#define PCIE_MAC_IREG_PCIE_DEBUG_DUMMY_5_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0D14) /* 0D14 */
#define PCIE_MAC_IREG_PCIE_DEBUG_DUMMY_6_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0D18) /* 0D18 */
#define PCIE_MAC_IREG_PCIE_DEBUG_DUMMY_7_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0D1C) /* 0D1C */
#define PCIE_MAC_IREG_AXI_SLV_PERF_RD_STATUS_0_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0D20) /* 0D20 */
#define PCIE_MAC_IREG_AXI_SLV_PERF_RD_STATUS_1_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0D24) /* 0D24 */
#define PCIE_MAC_IREG_RSVD_D28_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0D28) /* 0D28 */
#define PCIE_MAC_IREG_RSVD_D2C_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0D2C) /* 0D2C */
#define PCIE_MAC_IREG_PCIE_TX_CREDIT_0_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0D30) /* 0D30 */
#define PCIE_MAC_IREG_PCIE_TX_CREDIT_1_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0D34) /* 0D34 */
#define PCIE_MAC_IREG_PCIE_DLLP_HEADER_LOG_0_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0D38) /* 0D38 */
#define PCIE_MAC_IREG_PCIE_DLLP_HEADER_LOG_1_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0D3C) /* 0D3C */
#define PCIE_MAC_IREG_PHY_ERR_DEBUG_LANE0_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0D40) /* 0D40 */
#define PCIE_MAC_IREG_PHY_ERR_DEBUG_LANE1_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0D44) /* 0D44 */
#define PCIE_MAC_IREG_PHY_ERR_DEBUG_LANE2_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0D48) /* 0D48 */
#define PCIE_MAC_IREG_PHY_ERR_DEBUG_LANE3_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0D4C) /* 0D4C */
#define PCIE_MAC_IREG_PHY_ERR_DEBUG_LANE4_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0D50) /* 0D50 */
#define PCIE_MAC_IREG_PHY_ERR_DEBUG_LANE5_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0D54) /* 0D54 */
#define PCIE_MAC_IREG_PHY_ERR_DEBUG_LANE6_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0D58) /* 0D58 */
#define PCIE_MAC_IREG_PHY_ERR_DEBUG_LANE7_ADDR \
	(PCIE_MAC_IREG_BASE + 0x0D5C) /* 0D5C */


#define PCIE_MAC_IREG_IMASK_HOST_DMA_END_EN_ADDR \
	PCIE_MAC_IREG_IMASK_HOST_ADDR
#define PCIE_MAC_IREG_IMASK_HOST_DMA_END_EN_MASK               0x000000FF
	/* DMA_END_EN[7..0] */
#define PCIE_MAC_IREG_IMASK_HOST_DMA_END_EN_SHFT               0

#ifdef __cplusplus
}
#endif

#endif
	/* __PCIE_MAC_IREG_REGS_H__ */
