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 */

/* [File]            : wf_ple_top.h */
/* [Revision time]   : Sun Jul  4 21:03:37 2021 */
/* [Description]     : This file is auto generated by CODA */
/*                     reserved. */

#ifndef __WF_PLE_TOP_REGS_H__
#define __WF_PLE_TOP_REGS_H__

#ifdef __cplusplus
extern "C" {
#endif


/* ************************************************************************** */
/*  */
/* WF_PLE_TOP CR Definitions */
/*  */
/* ************************************************************************** */

#define WF_PLE_TOP_BASE                                        0x820c0000

#define WF_PLE_TOP_GC_ADDR \
	(WF_PLE_TOP_BASE + 0x00) /* 0000 */
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	(WF_PLE_TOP_BASE + 0x04) /* 0004 */
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	(WF_PLE_TOP_BASE + 0x10) /* 0010 */
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	(WF_PLE_TOP_BASE + 0x14) /* 0014 */
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	(WF_PLE_TOP_BASE + 0x18) /* 0018 */
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	(WF_PLE_TOP_BASE + 0x20) /* 0020 */
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	(WF_PLE_TOP_BASE + 0x24) /* 0024 */
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	(WF_PLE_TOP_BASE + 0x28) /* 0028 */
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	(WF_PLE_TOP_BASE + 0x2c) /* 002C */
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	(WF_PLE_TOP_BASE + 0x30) /* 0030 */
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	(WF_PLE_TOP_BASE + 0x34) /* 0034 */
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	(WF_PLE_TOP_BASE + 0x38) /* 0038 */
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	(WF_PLE_TOP_BASE + 0x3c) /* 003C */
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	(WF_PLE_TOP_BASE + 0x40) /* 0040 */
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	(WF_PLE_TOP_BASE + 0x44) /* 0044 */
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	(WF_PLE_TOP_BASE + 0x48) /* 0048 */
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	(WF_PLE_TOP_BASE + 0x054) /* 0054 */
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	(WF_PLE_TOP_BASE + 0x060) /* 0060 */
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	(WF_PLE_TOP_BASE + 0x064) /* 0064 */
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	(WF_PLE_TOP_BASE + 0x06c) /* 006C */
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	(WF_PLE_TOP_BASE + 0x070) /* 0070 */
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	(WF_PLE_TOP_BASE + 0x80) /* 0080 */
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	(WF_PLE_TOP_BASE + 0x84) /* 0084 */
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	(WF_PLE_TOP_BASE + 0x88) /* 0088 */
#define WF_PLE_TOP_N9_BSS_PS_INT_MASK_ADDR \
	(WF_PLE_TOP_BASE + 0x8c) /* 008C */
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	(WF_PLE_TOP_BASE + 0x90) /* 0090 */
#define WF_PLE_TOP_HOST_REPORT1_ADDR \
	(WF_PLE_TOP_BASE + 0x94) /* 0094 */
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	(WF_PLE_TOP_BASE + 0x98) /* 0098 */
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	(WF_PLE_TOP_BASE + 0xb8) /* 00B8 */
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	(WF_PLE_TOP_BASE + 0xBC) /* 00BC */
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	(WF_PLE_TOP_BASE + 0xc0) /* 00C0 */
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	(WF_PLE_TOP_BASE + 0xe0) /* 00E0 */
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	(WF_PLE_TOP_BASE + 0xe4) /* 00E4 */
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	(WF_PLE_TOP_BASE + 0x100) /* 0100 */
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	(WF_PLE_TOP_BASE + 0x104) /* 0104 */
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	(WF_PLE_TOP_BASE + 0x3a0) /* 03A0 */
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	(WF_PLE_TOP_BASE + 0x3a8) /* 03A8 */
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	(WF_PLE_TOP_BASE + 0x3b0) /* 03B0 */
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	(WF_PLE_TOP_BASE + 0x3d0) /* 03D0 */
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	(WF_PLE_TOP_BASE + 0x3d4) /* 03D4 */
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	(WF_PLE_TOP_BASE + 0x3d8) /* 03D8 */
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	(WF_PLE_TOP_BASE + 0x3e0) /* 03E0 */
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	(WF_PLE_TOP_BASE + 0x3e8) /* 03E8 */
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	(WF_PLE_TOP_BASE + 0x3ec) /* 03EC */
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	(WF_PLE_TOP_BASE + 0x3f0) /* 03F0 */
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	(WF_PLE_TOP_BASE + 0x450) /* 0450 */
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	(WF_PLE_TOP_BASE + 0x460) /* 0460 */
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	(WF_PLE_TOP_BASE + 0x464) /* 0464 */
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	(WF_PLE_TOP_BASE + 0x600) /* 0600 */
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	(WF_PLE_TOP_BASE + 0x604) /* 0604 */
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	(WF_PLE_TOP_BASE + 0x608) /* 0608 */
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	(WF_PLE_TOP_BASE + 0x60c) /* 060C */
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	(WF_PLE_TOP_BASE + 0x708) /* 0708 */
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	(WF_PLE_TOP_BASE + 0xa60) /* 0A60 */
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	(WF_PLE_TOP_BASE + 0xa6C) /* 0A6C */
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#define WF_PLE_TOP_AMSDU_TXD_COMP_MAP_0_ADDR \
	(WF_PLE_TOP_BASE + 0x1004) /* 1004 */
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	(WF_PLE_TOP_BASE + 0x1008) /* 1008 */
#define WF_PLE_TOP_AMSDU_INT_N9_ERR_MASK_ADDR \
	(WF_PLE_TOP_BASE + 0x100c) /* 100C */
#define WF_PLE_TOP_AMSDU_INT_N9_ERR_STS_ADDR \
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#define WF_PLE_TOP_AMSDU_PEEK_CR_00_ADDR \
	(WF_PLE_TOP_BASE + 0x10d0) /* 10D0 */
#define WF_PLE_TOP_AMSDU_PEEK_CR_01_ADDR \
	(WF_PLE_TOP_BASE + 0x10d4) /* 10D4 */
#define WF_PLE_TOP_AMSDU_PACK_1_MSDU_CNT_ADDR \
	(WF_PLE_TOP_BASE + 0x10e0) /* 10E0 */
#define WF_PLE_TOP_AMSDU_PACK_2_MSDU_CNT_ADDR \
	(WF_PLE_TOP_BASE + 0x10e4) /* 10E4 */
#define WF_PLE_TOP_AMSDU_PACK_3_MSDU_CNT_ADDR \
	(WF_PLE_TOP_BASE + 0x10e8) /* 10E8 */
#define WF_PLE_TOP_AMSDU_PACK_4_MSDU_CNT_ADDR \
	(WF_PLE_TOP_BASE + 0x10ec) /* 10EC */
#define WF_PLE_TOP_AMSDU_PACK_5_MSDU_CNT_ADDR \
	(WF_PLE_TOP_BASE + 0x10f0) /* 10F0 */
#define WF_PLE_TOP_AMSDU_PACK_6_MSDU_CNT_ADDR \
	(WF_PLE_TOP_BASE + 0x10f4) /* 10F4 */
#define WF_PLE_TOP_AMSDU_PACK_7_MSDU_CNT_ADDR \
	(WF_PLE_TOP_BASE + 0x10f8) /* 10F8 */
#define WF_PLE_TOP_AMSDU_PACK_8_MSDU_CNT_ADDR \
	(WF_PLE_TOP_BASE + 0x10fc) /* 10FC */
#define WF_PLE_TOP_AMSDU_AC0_QUEUE_EMPTY0_ADDR \
	(WF_PLE_TOP_BASE + 0x1100) /* 1100 */
#define WF_PLE_TOP_AMSDU_AC0_QUEUE_EMPTY1_ADDR \
	(WF_PLE_TOP_BASE + 0x1104) /* 1104 */
#define WF_PLE_TOP_AMSDU_AC0_QUEUE_EMPTY2_ADDR \
	(WF_PLE_TOP_BASE + 0x1108) /* 1108 */
#define WF_PLE_TOP_AMSDU_AC0_QUEUE_EMPTY3_ADDR \
	(WF_PLE_TOP_BASE + 0x110c) /* 110C */
#define WF_PLE_TOP_AMSDU_AC0_QUEUE_EMPTY_EXT0_ADDR \
	(WF_PLE_TOP_BASE + 0x1180) /* 1180 */
#define WF_PLE_TOP_AMSDU_AC1_QUEUE_EMPTY0_ADDR \
	(WF_PLE_TOP_BASE + 0x1200) /* 1200 */
#define WF_PLE_TOP_AMSDU_AC1_QUEUE_EMPTY1_ADDR \
	(WF_PLE_TOP_BASE + 0x1204) /* 1204 */
#define WF_PLE_TOP_AMSDU_AC1_QUEUE_EMPTY2_ADDR \
	(WF_PLE_TOP_BASE + 0x1208) /* 1208 */
#define WF_PLE_TOP_AMSDU_AC1_QUEUE_EMPTY3_ADDR \
	(WF_PLE_TOP_BASE + 0x120c) /* 120C */
#define WF_PLE_TOP_AMSDU_AC1_QUEUE_EMPTY_EXT0_ADDR \
	(WF_PLE_TOP_BASE + 0x1280) /* 1280 */
#define WF_PLE_TOP_AMSDU_AC2_QUEUE_EMPTY0_ADDR \
	(WF_PLE_TOP_BASE + 0x1300) /* 1300 */
#define WF_PLE_TOP_AMSDU_AC2_QUEUE_EMPTY1_ADDR \
	(WF_PLE_TOP_BASE + 0x1304) /* 1304 */
#define WF_PLE_TOP_AMSDU_AC2_QUEUE_EMPTY2_ADDR \
	(WF_PLE_TOP_BASE + 0x1308) /* 1308 */
#define WF_PLE_TOP_AMSDU_AC2_QUEUE_EMPTY3_ADDR \
	(WF_PLE_TOP_BASE + 0x130c) /* 130C */
#define WF_PLE_TOP_AMSDU_AC2_QUEUE_EMPTY_EXT0_ADDR \
	(WF_PLE_TOP_BASE + 0x1380) /* 1380 */
#define WF_PLE_TOP_AMSDU_AC3_QUEUE_EMPTY0_ADDR \
	(WF_PLE_TOP_BASE + 0x1400) /* 1400 */
#define WF_PLE_TOP_AMSDU_AC3_QUEUE_EMPTY1_ADDR \
	(WF_PLE_TOP_BASE + 0x1404) /* 1404 */
#define WF_PLE_TOP_AMSDU_AC3_QUEUE_EMPTY2_ADDR \
	(WF_PLE_TOP_BASE + 0x1408) /* 1408 */
#define WF_PLE_TOP_AMSDU_AC3_QUEUE_EMPTY3_ADDR \
	(WF_PLE_TOP_BASE + 0x140c) /* 140C */
#define WF_PLE_TOP_AMSDU_AC3_QUEUE_EMPTY_EXT0_ADDR \
	(WF_PLE_TOP_BASE + 0x1480) /* 1480 */




#define WF_PLE_TOP_GC_DIS_PLE_DYN_CKG_ADDR \
	WF_PLE_TOP_GC_ADDR
#define WF_PLE_TOP_GC_DIS_PLE_DYN_CKG_MASK                     0x00040000
	/* DIS_PLE_DYN_CKG[18] */
#define WF_PLE_TOP_GC_DIS_PLE_DYN_CKG_SHFT                     18
#define WF_PLE_TOP_GC_SRAM_MBIST_G2_RESET_ADDR \
	WF_PLE_TOP_GC_ADDR
#define WF_PLE_TOP_GC_SRAM_MBIST_G2_RESET_MASK                 0x00020000
	/* SRAM_MBIST_G2_RESET[17] */
#define WF_PLE_TOP_GC_SRAM_MBIST_G2_RESET_SHFT                 17
#define WF_PLE_TOP_GC_SRAM_MBIST_G1_RESET_ADDR \
	WF_PLE_TOP_GC_ADDR
#define WF_PLE_TOP_GC_SRAM_MBIST_G1_RESET_MASK                 0x00010000
	/* SRAM_MBIST_G1_RESET[16] */
#define WF_PLE_TOP_GC_SRAM_MBIST_G1_RESET_SHFT                 16
#define WF_PLE_TOP_GC_INIT_DONE_ADDR \
	WF_PLE_TOP_GC_ADDR
#define WF_PLE_TOP_GC_INIT_DONE_MASK                           0x00000004
	/* INIT_DONE[2] */
#define WF_PLE_TOP_GC_INIT_DONE_SHFT                           2
#define WF_PLE_TOP_GC_LOGIC_RESET_ADDR \
	WF_PLE_TOP_GC_ADDR
#define WF_PLE_TOP_GC_LOGIC_RESET_MASK                         0x00000002
	/* LOGIC_RESET[1] */
#define WF_PLE_TOP_GC_LOGIC_RESET_SHFT                         1
#define WF_PLE_TOP_GC_ALL_RESET_ADDR \
	WF_PLE_TOP_GC_ADDR
#define WF_PLE_TOP_GC_ALL_RESET_MASK                           0x00000001
	/* ALL_RESET[0] */
#define WF_PLE_TOP_GC_ALL_RESET_SHFT                           0


#define WF_PLE_TOP_PBUF_CTRL_PAGE_SIZE_CFG_ADDR \
	WF_PLE_TOP_PBUF_CTRL_ADDR
#define WF_PLE_TOP_PBUF_CTRL_PAGE_SIZE_CFG_MASK                0x80000000
	/* PAGE_SIZE_CFG[31] */
#define WF_PLE_TOP_PBUF_CTRL_PAGE_SIZE_CFG_SHFT                31
#define WF_PLE_TOP_PBUF_CTRL_PBUF_OFFSET_ADDR \
	WF_PLE_TOP_PBUF_CTRL_ADDR
#define WF_PLE_TOP_PBUF_CTRL_PBUF_OFFSET_MASK                  0x03FE0000
	/* PBUF_OFFSET[25..17] */
#define WF_PLE_TOP_PBUF_CTRL_PBUF_OFFSET_SHFT                  17
#define WF_PLE_TOP_PBUF_CTRL_TOTAL_PAGE_NUM_ADDR \
	WF_PLE_TOP_PBUF_CTRL_ADDR
#define WF_PLE_TOP_PBUF_CTRL_TOTAL_PAGE_NUM_MASK               0x00000FFF
	/* TOTAL_PAGE_NUM[11..0] */
#define WF_PLE_TOP_PBUF_CTRL_TOTAL_PAGE_NUM_SHFT               0


#define WF_PLE_TOP_FREEPG_START_END_FREEPG_END_ADDR \
	WF_PLE_TOP_FREEPG_START_END_ADDR
#define WF_PLE_TOP_FREEPG_START_END_FREEPG_END_MASK            0x0FFF0000
	/* FREEPG_END[27..16] */
#define WF_PLE_TOP_FREEPG_START_END_FREEPG_END_SHFT            16
#define WF_PLE_TOP_FREEPG_START_END_FREEPG_START_ADDR \
	WF_PLE_TOP_FREEPG_START_END_ADDR
#define WF_PLE_TOP_FREEPG_START_END_FREEPG_START_MASK          0x00000FFF
	/* FREEPG_START[11..0] */
#define WF_PLE_TOP_FREEPG_START_END_FREEPG_START_SHFT          0


#define WF_PLE_TOP_PG_HIF_GROUP_HIF_MAX_QUOTA_ADDR \
	WF_PLE_TOP_PG_HIF_GROUP_ADDR
#define WF_PLE_TOP_PG_HIF_GROUP_HIF_MAX_QUOTA_MASK             0x0FFF0000
	/* HIF_MAX_QUOTA[27..16] */
#define WF_PLE_TOP_PG_HIF_GROUP_HIF_MAX_QUOTA_SHFT             16
#define WF_PLE_TOP_PG_HIF_GROUP_HIF_MIN_QUOTA_ADDR \
	WF_PLE_TOP_PG_HIF_GROUP_ADDR
#define WF_PLE_TOP_PG_HIF_GROUP_HIF_MIN_QUOTA_MASK             0x00000FFF
	/* HIF_MIN_QUOTA[11..0] */
#define WF_PLE_TOP_PG_HIF_GROUP_HIF_MIN_QUOTA_SHFT             0


#define WF_PLE_TOP_PG_HIF_WMTXD_GROUP_HIF_WMTXD_MAX_QUOTA_ADDR \
	WF_PLE_TOP_PG_HIF_WMTXD_GROUP_ADDR
#define WF_PLE_TOP_PG_HIF_WMTXD_GROUP_HIF_WMTXD_MAX_QUOTA_MASK 0x0FFF0000
	/* HIF_WMTXD_MAX_QUOTA[27..16] */
#define WF_PLE_TOP_PG_HIF_WMTXD_GROUP_HIF_WMTXD_MAX_QUOTA_SHFT 16
#define WF_PLE_TOP_PG_HIF_WMTXD_GROUP_HIF_WMTXD_MIN_QUOTA_ADDR \
	WF_PLE_TOP_PG_HIF_WMTXD_GROUP_ADDR
#define WF_PLE_TOP_PG_HIF_WMTXD_GROUP_HIF_WMTXD_MIN_QUOTA_MASK 0x00000FFF
	/* HIF_WMTXD_MIN_QUOTA[11..0] */
#define WF_PLE_TOP_PG_HIF_WMTXD_GROUP_HIF_WMTXD_MIN_QUOTA_SHFT 0


#define WF_PLE_TOP_PG_HIF_TXCMD_GROUP_HIF_TXCMD_MAX_QUOTA_ADDR \
	WF_PLE_TOP_PG_HIF_TXCMD_GROUP_ADDR
#define WF_PLE_TOP_PG_HIF_TXCMD_GROUP_HIF_TXCMD_MAX_QUOTA_MASK 0x0FFF0000
	/* HIF_TXCMD_MAX_QUOTA[27..16] */
#define WF_PLE_TOP_PG_HIF_TXCMD_GROUP_HIF_TXCMD_MAX_QUOTA_SHFT 16
#define WF_PLE_TOP_PG_HIF_TXCMD_GROUP_HIF_TXCMD_MIN_QUOTA_ADDR \
	WF_PLE_TOP_PG_HIF_TXCMD_GROUP_ADDR
#define WF_PLE_TOP_PG_HIF_TXCMD_GROUP_HIF_TXCMD_MIN_QUOTA_MASK 0x00000FFF
	/* HIF_TXCMD_MIN_QUOTA[11..0] */
#define WF_PLE_TOP_PG_HIF_TXCMD_GROUP_HIF_TXCMD_MIN_QUOTA_SHFT 0


#define WF_PLE_TOP_PG_CPU_GROUP_CPU_MAX_QUOTA_ADDR \
	WF_PLE_TOP_PG_CPU_GROUP_ADDR
#define WF_PLE_TOP_PG_CPU_GROUP_CPU_MAX_QUOTA_MASK             0x0FFF0000
	/* CPU_MAX_QUOTA[27..16] */
#define WF_PLE_TOP_PG_CPU_GROUP_CPU_MAX_QUOTA_SHFT             16
#define WF_PLE_TOP_PG_CPU_GROUP_CPU_MIN_QUOTA_ADDR \
	WF_PLE_TOP_PG_CPU_GROUP_ADDR
#define WF_PLE_TOP_PG_CPU_GROUP_CPU_MIN_QUOTA_MASK             0x00000FFF
	/* CPU_MIN_QUOTA[11..0] */
#define WF_PLE_TOP_PG_CPU_GROUP_CPU_MIN_QUOTA_SHFT             0


#define WF_PLE_TOP_SRAM_MBIST_DELSEL1_SRAM1_MBIST_DELSEL_ADDR \
	WF_PLE_TOP_SRAM_MBIST_DELSEL1_ADDR
#define WF_PLE_TOP_SRAM_MBIST_DELSEL1_SRAM1_MBIST_DELSEL_MASK  0xFFFFFFFF
	/* SRAM1_MBIST_DELSEL[31..0] */
#define WF_PLE_TOP_SRAM_MBIST_DELSEL1_SRAM1_MBIST_DELSEL_SHFT  0


#define WF_PLE_TOP_SRAM_MBIST_DELSEL2_SRAM2_MBIST_DELSEL_ADDR \
	WF_PLE_TOP_SRAM_MBIST_DELSEL2_ADDR
#define WF_PLE_TOP_SRAM_MBIST_DELSEL2_SRAM2_MBIST_DELSEL_MASK  0xFFFFFFFF
	/* SRAM2_MBIST_DELSEL[31..0] */
#define WF_PLE_TOP_SRAM_MBIST_DELSEL2_SRAM2_MBIST_DELSEL_SHFT  0


#define WF_PLE_TOP_SRAM_MBIST_DELSEL3_SRAM3_MBIST_DELSEL_ADDR \
	WF_PLE_TOP_SRAM_MBIST_DELSEL3_ADDR
#define WF_PLE_TOP_SRAM_MBIST_DELSEL3_SRAM3_MBIST_DELSEL_MASK  0xFFFFFFFF
	/* SRAM3_MBIST_DELSEL[31..0] */
#define WF_PLE_TOP_SRAM_MBIST_DELSEL3_SRAM3_MBIST_DELSEL_SHFT  0


#define WF_PLE_TOP_SRAM_MBIST_DELSEL4_SRAM4_MBIST_DELSEL_ADDR \
	WF_PLE_TOP_SRAM_MBIST_DELSEL4_ADDR
#define WF_PLE_TOP_SRAM_MBIST_DELSEL4_SRAM4_MBIST_DELSEL_MASK  0xFFFFFFFF
	/* SRAM4_MBIST_DELSEL[31..0] */
#define WF_PLE_TOP_SRAM_MBIST_DELSEL4_SRAM4_MBIST_DELSEL_SHFT  0


#define WF_PLE_TOP_SRAM_MBIST_DELSEL5_SRAM5_MBIST_DELSEL_ADDR \
	WF_PLE_TOP_SRAM_MBIST_DELSEL5_ADDR
#define WF_PLE_TOP_SRAM_MBIST_DELSEL5_SRAM5_MBIST_DELSEL_MASK  0xFFFFFFFF
	/* SRAM5_MBIST_DELSEL[31..0] */
#define WF_PLE_TOP_SRAM_MBIST_DELSEL5_SRAM5_MBIST_DELSEL_SHFT  0


#define WF_PLE_TOP_SRAM_MBIST_DELSEL6_SRAM6_MBIST_DELSEL_ADDR \
	WF_PLE_TOP_SRAM_MBIST_DELSEL6_ADDR
#define WF_PLE_TOP_SRAM_MBIST_DELSEL6_SRAM6_MBIST_DELSEL_MASK  0xFFFFFFFF
	/* SRAM6_MBIST_DELSEL[31..0] */
#define WF_PLE_TOP_SRAM_MBIST_DELSEL6_SRAM6_MBIST_DELSEL_SHFT  0


#define WF_PLE_TOP_SRAM_MBIST_DELSEL7_SRAM7_MBIST_DELSEL_ADDR \
	WF_PLE_TOP_SRAM_MBIST_DELSEL7_ADDR
#define WF_PLE_TOP_SRAM_MBIST_DELSEL7_SRAM7_MBIST_DELSEL_MASK  0xFFFFFFFF
	/* SRAM7_MBIST_DELSEL[31..0] */
#define WF_PLE_TOP_SRAM_MBIST_DELSEL7_SRAM7_MBIST_DELSEL_SHFT  0


#define WF_PLE_TOP_SRAM_MBIST_DELSEL8_SRAM8_MBIST_DELSEL_ADDR \
	WF_PLE_TOP_SRAM_MBIST_DELSEL8_ADDR
#define WF_PLE_TOP_SRAM_MBIST_DELSEL8_SRAM8_MBIST_DELSEL_MASK  0xFFFFFFFF
	/* SRAM8_MBIST_DELSEL[31..0] */
#define WF_PLE_TOP_SRAM_MBIST_DELSEL8_SRAM8_MBIST_DELSEL_SHFT  0


#define WF_PLE_TOP_SRAM_MBIST_DELSEL9_SRAM9_MBIST_DELSEL_ADDR \
	WF_PLE_TOP_SRAM_MBIST_DELSEL9_ADDR
#define WF_PLE_TOP_SRAM_MBIST_DELSEL9_SRAM9_MBIST_DELSEL_MASK  0xFFFFFFFF
	/* SRAM9_MBIST_DELSEL[31..0] */
#define WF_PLE_TOP_SRAM_MBIST_DELSEL9_SRAM9_MBIST_DELSEL_SHFT  0


#define WF_PLE_TOP_SRAM_MBIST_DELSEL10_SRAM10_MBIST_DELSEL_ADDR \
	WF_PLE_TOP_SRAM_MBIST_DELSEL10_ADDR
#define WF_PLE_TOP_SRAM_MBIST_DELSEL10_SRAM10_MBIST_DELSEL_MASK 0xFFFFFFFF
	/* SRAM10_MBIST_DELSEL[31..0] */
#define WF_PLE_TOP_SRAM_MBIST_DELSEL10_SRAM10_MBIST_DELSEL_SHFT 0


#define WF_PLE_TOP_SRAM_MBIST_CTRL_G2_MBIST_USE_DEFAULT_DELSEL_ADDR \
	WF_PLE_TOP_SRAM_MBIST_CTRL_ADDR
#define WF_PLE_TOP_SRAM_MBIST_CTRL_G2_MBIST_USE_DEFAULT_DELSEL_MASK 0x00000800
	/* G2_MBIST_USE_DEFAULT_DELSEL[11] */
#define WF_PLE_TOP_SRAM_MBIST_CTRL_G2_MBIST_USE_DEFAULT_DELSEL_SHFT 11
#define WF_PLE_TOP_SRAM_MBIST_CTRL_G1_MBIST_USE_DEFAULT_DELSEL_ADDR \
	WF_PLE_TOP_SRAM_MBIST_CTRL_ADDR
#define WF_PLE_TOP_SRAM_MBIST_CTRL_G1_MBIST_USE_DEFAULT_DELSEL_MASK 0x00000400
	/* G1_MBIST_USE_DEFAULT_DELSEL[10] */
#define WF_PLE_TOP_SRAM_MBIST_CTRL_G1_MBIST_USE_DEFAULT_DELSEL_SHFT 10


#define WF_PLE_TOP_TWT_TX_CTRL0_en_twt_stop_tx_ctrl_3_ADDR \
	WF_PLE_TOP_TWT_TX_CTRL0_ADDR
#define WF_PLE_TOP_TWT_TX_CTRL0_en_twt_stop_tx_ctrl_3_MASK     0x00000008
	/* en_twt_stop_tx_ctrl_3[3] */
#define WF_PLE_TOP_TWT_TX_CTRL0_en_twt_stop_tx_ctrl_3_SHFT     3
#define WF_PLE_TOP_TWT_TX_CTRL0_en_twt_stop_tx_ctrl_2_ADDR \
	WF_PLE_TOP_TWT_TX_CTRL0_ADDR
#define WF_PLE_TOP_TWT_TX_CTRL0_en_twt_stop_tx_ctrl_2_MASK     0x00000004
	/* en_twt_stop_tx_ctrl_2[2] */
#define WF_PLE_TOP_TWT_TX_CTRL0_en_twt_stop_tx_ctrl_2_SHFT     2
#define WF_PLE_TOP_TWT_TX_CTRL0_en_twt_stop_tx_ctrl_1_ADDR \
	WF_PLE_TOP_TWT_TX_CTRL0_ADDR
#define WF_PLE_TOP_TWT_TX_CTRL0_en_twt_stop_tx_ctrl_1_MASK     0x00000002
	/* en_twt_stop_tx_ctrl_1[1] */
#define WF_PLE_TOP_TWT_TX_CTRL0_en_twt_stop_tx_ctrl_1_SHFT     1
#define WF_PLE_TOP_TWT_TX_CTRL0_en_twt_stop_tx_ctrl_0_ADDR \
	WF_PLE_TOP_TWT_TX_CTRL0_ADDR
#define WF_PLE_TOP_TWT_TX_CTRL0_en_twt_stop_tx_ctrl_0_MASK     0x00000001
	/* en_twt_stop_tx_ctrl_0[0] */
#define WF_PLE_TOP_TWT_TX_CTRL0_en_twt_stop_tx_ctrl_0_SHFT     0


#define WF_PLE_TOP_EN_UMAC_L1_DCM_DCM_IDLE_CNT_DOWN_VALUE_ADDR \
	WF_PLE_TOP_EN_UMAC_L1_DCM_ADDR
#define WF_PLE_TOP_EN_UMAC_L1_DCM_DCM_IDLE_CNT_DOWN_VALUE_MASK 0xFF000000
	/* DCM_IDLE_CNT_DOWN_VALUE[31..24] */
#define WF_PLE_TOP_EN_UMAC_L1_DCM_DCM_IDLE_CNT_DOWN_VALUE_SHFT 24
#define WF_PLE_TOP_EN_UMAC_L1_DCM_DCM_IDLE_CNT_DOWN_UNIT_ADDR \
	WF_PLE_TOP_EN_UMAC_L1_DCM_ADDR
#define WF_PLE_TOP_EN_UMAC_L1_DCM_DCM_IDLE_CNT_DOWN_UNIT_MASK  0x00800000
	/* DCM_IDLE_CNT_DOWN_UNIT[23] */
#define WF_PLE_TOP_EN_UMAC_L1_DCM_DCM_IDLE_CNT_DOWN_UNIT_SHFT  23
#define WF_PLE_TOP_EN_UMAC_L1_DCM_UMAC_DCM_KEEP_HIGH_SPEED_ADDR \
	WF_PLE_TOP_EN_UMAC_L1_DCM_ADDR
#define WF_PLE_TOP_EN_UMAC_L1_DCM_UMAC_DCM_KEEP_HIGH_SPEED_MASK 0x00000001
	/* UMAC_DCM_KEEP_HIGH_SPEED[0] */
#define WF_PLE_TOP_EN_UMAC_L1_DCM_UMAC_DCM_KEEP_HIGH_SPEED_SHFT 0


#define WF_PLE_TOP_PCIE_POWER_CTRL_EN_UMAC_PCIE_POWER_CTRL_GLO_ADDR \
	WF_PLE_TOP_PCIE_POWER_CTRL_ADDR
#define WF_PLE_TOP_PCIE_POWER_CTRL_EN_UMAC_PCIE_POWER_CTRL_GLO_MASK 0x80000000
	/* EN_UMAC_PCIE_POWER_CTRL_GLO[31] */
#define WF_PLE_TOP_PCIE_POWER_CTRL_EN_UMAC_PCIE_POWER_CTRL_GLO_SHFT 31
#define WF_PLE_TOP_PCIE_POWER_CTRL_DIS_UMAC_PCIE_POWER_CTRL_ADDR \
	WF_PLE_TOP_PCIE_POWER_CTRL_ADDR
#define WF_PLE_TOP_PCIE_POWER_CTRL_DIS_UMAC_PCIE_POWER_CTRL_MASK 0x00000FFF
	/* DIS_UMAC_PCIE_POWER_CTRL[11..0] */
#define WF_PLE_TOP_PCIE_POWER_CTRL_DIS_UMAC_PCIE_POWER_CTRL_SHFT 0


#define WF_PLE_TOP_TIMEOUT_CTRL_APB_WD_TO_CTRL_ADDR \
	WF_PLE_TOP_TIMEOUT_CTRL_ADDR
#define WF_PLE_TOP_TIMEOUT_CTRL_APB_WD_TO_CTRL_MASK            0x00FF0000
	/* APB_WD_TO_CTRL[23..16] */
#define WF_PLE_TOP_TIMEOUT_CTRL_APB_WD_TO_CTRL_SHFT            16
#define WF_PLE_TOP_TIMEOUT_CTRL_HOST_REPORT_TO_CTRL_ADDR \
	WF_PLE_TOP_TIMEOUT_CTRL_ADDR
#define WF_PLE_TOP_TIMEOUT_CTRL_HOST_REPORT_TO_CTRL_MASK       0x0000FF00
	/* HOST_REPORT_TO_CTRL[15..8] */
#define WF_PLE_TOP_TIMEOUT_CTRL_HOST_REPORT_TO_CTRL_SHFT       8


#define WF_PLE_TOP_PLE_FUNC_CTRL_0_TXP_REQ_HSPEED_CUT_US_ADDR \
	WF_PLE_TOP_PLE_FUNC_CTRL_0_ADDR
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_TXP_REQ_HSPEED_CUT_US_MASK  0xC0000000
	/* TXP_REQ_HSPEED_CUT_US[31..30] */
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_TXP_REQ_HSPEED_CUT_US_SHFT  30
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_TXP_REQ_HSPEED_DL_NUM_ADDR \
	WF_PLE_TOP_PLE_FUNC_CTRL_0_ADDR
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_TXP_REQ_HSPEED_DL_NUM_MASK  0x30000000
	/* TXP_REQ_HSPEED_DL_NUM[29..28] */
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_TXP_REQ_HSPEED_DL_NUM_SHFT  28
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_TXP_REQ_CNTDOWN_TH_ADDR \
	WF_PLE_TOP_PLE_FUNC_CTRL_0_ADDR
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_TXP_REQ_CNTDOWN_TH_MASK     0x0F000000
	/* TXP_REQ_CNTDOWN_TH[27..24] */
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_TXP_REQ_CNTDOWN_TH_SHFT     24
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_LATER_PKT_PRE_CUT_1US_ADDR \
	WF_PLE_TOP_PLE_FUNC_CTRL_0_ADDR
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_LATER_PKT_PRE_CUT_1US_MASK  0x00800000
	/* LATER_PKT_PRE_CUT_1US[23] */
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_LATER_PKT_PRE_CUT_1US_SHFT  23
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_DIS_AUTORATE_TXP_REQ_ADDR \
	WF_PLE_TOP_PLE_FUNC_CTRL_0_ADDR
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_DIS_AUTORATE_TXP_REQ_MASK   0x00400000
	/* DIS_AUTORATE_TXP_REQ[22] */
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_DIS_AUTORATE_TXP_REQ_SHFT   22
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_MACTX_ABORT_ASSERT_ADDR \
	WF_PLE_TOP_PLE_FUNC_CTRL_0_ADDR
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_MACTX_ABORT_ASSERT_MASK     0x00000200
	/* MACTX_ABORT_ASSERT[9] */
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_MACTX_ABORT_ASSERT_SHFT     9
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_MACTX_REQ_ASSERT_ADDR \
	WF_PLE_TOP_PLE_FUNC_CTRL_0_ADDR
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_MACTX_REQ_ASSERT_MASK       0x00000100
	/* MACTX_REQ_ASSERT[8] */
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_MACTX_REQ_ASSERT_SHFT       8
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_DIS_STA_RLS_TO_1F_ADDR \
	WF_PLE_TOP_PLE_FUNC_CTRL_0_ADDR
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_DIS_STA_RLS_TO_1F_MASK      0x00000040
	/* DIS_STA_RLS_TO_1F[6] */
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_DIS_STA_RLS_TO_1F_SHFT      6
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_ACK_LMAC_NO_FID_ADD_ADDR \
	WF_PLE_TOP_PLE_FUNC_CTRL_0_ADDR
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_ACK_LMAC_NO_FID_ADD_MASK    0x00000010
	/* ACK_LMAC_NO_FID_ADD[4] */
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_ACK_LMAC_NO_FID_ADD_SHFT    4
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_MPDU_DONE_CNT_IN_NO_ADD_ADDR \
	WF_PLE_TOP_PLE_FUNC_CTRL_0_ADDR
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_MPDU_DONE_CNT_IN_NO_ADD_MASK 0x00000008
	/* MPDU_DONE_CNT_IN_NO_ADD[3] */
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_MPDU_DONE_CNT_IN_NO_ADD_SHFT 3
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_MPDU_DONE_CNT_IN_NO_TX_REQ_ADDR \
	WF_PLE_TOP_PLE_FUNC_CTRL_0_ADDR
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_MPDU_DONE_CNT_IN_NO_TX_REQ_MASK 0x00000004
	/* MPDU_DONE_CNT_IN_NO_TX_REQ[2] */
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_MPDU_DONE_CNT_IN_NO_TX_REQ_SHFT 2
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_MACTX_ABORT_DEASSERT_ADDR \
	WF_PLE_TOP_PLE_FUNC_CTRL_0_ADDR
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_MACTX_ABORT_DEASSERT_MASK   0x00000002
	/* MACTX_ABORT_DEASSERT[1] */
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_MACTX_ABORT_DEASSERT_SHFT   1
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_MACTX_REQ_DEASSERT_ADDR \
	WF_PLE_TOP_PLE_FUNC_CTRL_0_ADDR
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_MACTX_REQ_DEASSERT_MASK     0x00000001
	/* MACTX_REQ_DEASSERT[0] */
#define WF_PLE_TOP_PLE_FUNC_CTRL_0_MACTX_REQ_DEASSERT_SHFT     0


#define WF_PLE_TOP_PLE_FUNC_CTRL_1_DIS_CPU_MACTX_FL_HIT_AVOID_ADDR \
	WF_PLE_TOP_PLE_FUNC_CTRL_1_ADDR
#define WF_PLE_TOP_PLE_FUNC_CTRL_1_DIS_CPU_MACTX_FL_HIT_AVOID_MASK 0x40000000
	/* DIS_CPU_MACTX_FL_HIT_AVOID[30] */
#define WF_PLE_TOP_PLE_FUNC_CTRL_1_DIS_CPU_MACTX_FL_HIT_AVOID_SHFT 30
#define WF_PLE_TOP_PLE_FUNC_CTRL_1_PREDL_REQ_NORMAL_PRI_ADDR \
	WF_PLE_TOP_PLE_FUNC_CTRL_1_ADDR
#define WF_PLE_TOP_PLE_FUNC_CTRL_1_PREDL_REQ_NORMAL_PRI_MASK   0x00400000
	/* PREDL_REQ_NORMAL_PRI[22] */
#define WF_PLE_TOP_PLE_FUNC_CTRL_1_PREDL_REQ_NORMAL_PRI_SHFT   22
#define WF_PLE_TOP_PLE_FUNC_CTRL_1_IGNR_DOUBLE_RLS_REQ_ADDR \
	WF_PLE_TOP_PLE_FUNC_CTRL_1_ADDR
#define WF_PLE_TOP_PLE_FUNC_CTRL_1_IGNR_DOUBLE_RLS_REQ_MASK    0x00000200
	/* IGNR_DOUBLE_RLS_REQ[9] */
#define WF_PLE_TOP_PLE_FUNC_CTRL_1_IGNR_DOUBLE_RLS_REQ_SHFT    9


#define WF_PLE_TOP_PORT_SER_CTRL_EN_WF_PORT_Q_OPR_BLOCKING_ADDR \
	WF_PLE_TOP_PORT_SER_CTRL_ADDR
#define WF_PLE_TOP_PORT_SER_CTRL_EN_WF_PORT_Q_OPR_BLOCKING_MASK 0x00040000
	/* EN_WF_PORT_Q_OPR_BLOCKING[18] */
#define WF_PLE_TOP_PORT_SER_CTRL_EN_WF_PORT_Q_OPR_BLOCKING_SHFT 18
#define WF_PLE_TOP_PORT_SER_CTRL_EN_CPU_PORT_Q_OPR_BLOCKING_ADDR \
	WF_PLE_TOP_PORT_SER_CTRL_ADDR
#define WF_PLE_TOP_PORT_SER_CTRL_EN_CPU_PORT_Q_OPR_BLOCKING_MASK 0x00020000
	/* EN_CPU_PORT_Q_OPR_BLOCKING[17] */
#define WF_PLE_TOP_PORT_SER_CTRL_EN_CPU_PORT_Q_OPR_BLOCKING_SHFT 17
#define WF_PLE_TOP_PORT_SER_CTRL_EN_HIF_PORT_Q_OPR_BLOCKING_ADDR \
	WF_PLE_TOP_PORT_SER_CTRL_ADDR
#define WF_PLE_TOP_PORT_SER_CTRL_EN_HIF_PORT_Q_OPR_BLOCKING_MASK 0x00010000
	/* EN_HIF_PORT_Q_OPR_BLOCKING[16] */
#define WF_PLE_TOP_PORT_SER_CTRL_EN_HIF_PORT_Q_OPR_BLOCKING_SHFT 16
#define WF_PLE_TOP_PORT_SER_CTRL_EN_WF_PORT_D_OPR_BLOCKING_ADDR \
	WF_PLE_TOP_PORT_SER_CTRL_ADDR
#define WF_PLE_TOP_PORT_SER_CTRL_EN_WF_PORT_D_OPR_BLOCKING_MASK 0x00000400
	/* EN_WF_PORT_D_OPR_BLOCKING[10] */
#define WF_PLE_TOP_PORT_SER_CTRL_EN_WF_PORT_D_OPR_BLOCKING_SHFT 10
#define WF_PLE_TOP_PORT_SER_CTRL_EN_CPU_PORT_D_OPR_BLOCKING_ADDR \
	WF_PLE_TOP_PORT_SER_CTRL_ADDR
#define WF_PLE_TOP_PORT_SER_CTRL_EN_CPU_PORT_D_OPR_BLOCKING_MASK 0x00000200
	/* EN_CPU_PORT_D_OPR_BLOCKING[9] */
#define WF_PLE_TOP_PORT_SER_CTRL_EN_CPU_PORT_D_OPR_BLOCKING_SHFT 9
#define WF_PLE_TOP_PORT_SER_CTRL_EN_HIF_PORT_D_OPR_BLOCKING_ADDR \
	WF_PLE_TOP_PORT_SER_CTRL_ADDR
#define WF_PLE_TOP_PORT_SER_CTRL_EN_HIF_PORT_D_OPR_BLOCKING_MASK 0x00000100
	/* EN_HIF_PORT_D_OPR_BLOCKING[8] */
#define WF_PLE_TOP_PORT_SER_CTRL_EN_HIF_PORT_D_OPR_BLOCKING_SHFT 8
#define WF_PLE_TOP_PORT_SER_CTRL_EN_WF_PORT_ALLOC_BLOCKING_ADDR \
	WF_PLE_TOP_PORT_SER_CTRL_ADDR
#define WF_PLE_TOP_PORT_SER_CTRL_EN_WF_PORT_ALLOC_BLOCKING_MASK 0x00000004
	/* EN_WF_PORT_ALLOC_BLOCKING[2] */
#define WF_PLE_TOP_PORT_SER_CTRL_EN_WF_PORT_ALLOC_BLOCKING_SHFT 2
#define WF_PLE_TOP_PORT_SER_CTRL_EN_CPU_PORT_ALLOC_BLOCKING_ADDR \
	WF_PLE_TOP_PORT_SER_CTRL_ADDR
#define WF_PLE_TOP_PORT_SER_CTRL_EN_CPU_PORT_ALLOC_BLOCKING_MASK 0x00000002
	/* EN_CPU_PORT_ALLOC_BLOCKING[1] */
#define WF_PLE_TOP_PORT_SER_CTRL_EN_CPU_PORT_ALLOC_BLOCKING_SHFT 1
#define WF_PLE_TOP_PORT_SER_CTRL_EN_HIF_PORT_ALLOC_BLOCKING_ADDR \
	WF_PLE_TOP_PORT_SER_CTRL_ADDR
#define WF_PLE_TOP_PORT_SER_CTRL_EN_HIF_PORT_ALLOC_BLOCKING_MASK 0x00000001
	/* EN_HIF_PORT_ALLOC_BLOCKING[0] */
#define WF_PLE_TOP_PORT_SER_CTRL_EN_HIF_PORT_ALLOC_BLOCKING_SHFT 0


#define WF_PLE_TOP_MACTX_SER_CTRL_EN_MACTX_G3_BLOCKING_ADDR \
	WF_PLE_TOP_MACTX_SER_CTRL_ADDR
#define WF_PLE_TOP_MACTX_SER_CTRL_EN_MACTX_G3_BLOCKING_MASK    0x01000000
	/* EN_MACTX_G3_BLOCKING[24] */
#define WF_PLE_TOP_MACTX_SER_CTRL_EN_MACTX_G3_BLOCKING_SHFT    24
#define WF_PLE_TOP_MACTX_SER_CTRL_EN_MACTX_G2_BLOCKING_ADDR \
	WF_PLE_TOP_MACTX_SER_CTRL_ADDR
#define WF_PLE_TOP_MACTX_SER_CTRL_EN_MACTX_G2_BLOCKING_MASK    0x00010000
	/* EN_MACTX_G2_BLOCKING[16] */
#define WF_PLE_TOP_MACTX_SER_CTRL_EN_MACTX_G2_BLOCKING_SHFT    16
#define WF_PLE_TOP_MACTX_SER_CTRL_EN_MACTX_G1_BLOCKING_ADDR \
	WF_PLE_TOP_MACTX_SER_CTRL_ADDR
#define WF_PLE_TOP_MACTX_SER_CTRL_EN_MACTX_G1_BLOCKING_MASK    0x00000100
	/* EN_MACTX_G1_BLOCKING[8] */
#define WF_PLE_TOP_MACTX_SER_CTRL_EN_MACTX_G1_BLOCKING_SHFT    8
#define WF_PLE_TOP_MACTX_SER_CTRL_EN_MACTX_G0_BLOCKING_ADDR \
	WF_PLE_TOP_MACTX_SER_CTRL_ADDR
#define WF_PLE_TOP_MACTX_SER_CTRL_EN_MACTX_G0_BLOCKING_MASK    0x00000001
	/* EN_MACTX_G0_BLOCKING[0] */
#define WF_PLE_TOP_MACTX_SER_CTRL_EN_MACTX_G0_BLOCKING_SHFT    0


#define WF_PLE_TOP_INT_N9_EN_MASK_EN_DBDC1_ENQ_LMAC_INT_ADDR \
	WF_PLE_TOP_INT_N9_EN_MASK_ADDR
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_DBDC1_ENQ_LMAC_INT_MASK   0x40000000
	/* EN_DBDC1_ENQ_LMAC_INT[30] */
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_DBDC1_ENQ_LMAC_INT_SHFT   30
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_DBDC1_EMPTY_INT_ADDR \
	WF_PLE_TOP_INT_N9_EN_MASK_ADDR
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_DBDC1_EMPTY_INT_MASK      0x20000000
	/* EN_DBDC1_EMPTY_INT[29] */
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_DBDC1_EMPTY_INT_SHFT      29
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_DBDC1_NONEMPTY_INT_ADDR \
	WF_PLE_TOP_INT_N9_EN_MASK_ADDR
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_DBDC1_NONEMPTY_INT_MASK   0x10000000
	/* EN_DBDC1_NONEMPTY_INT[28] */
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_DBDC1_NONEMPTY_INT_SHFT   28
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_DBDC0_ENQ_LMAC_INT_ADDR \
	WF_PLE_TOP_INT_N9_EN_MASK_ADDR
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_DBDC0_ENQ_LMAC_INT_MASK   0x04000000
	/* EN_DBDC0_ENQ_LMAC_INT[26] */
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_DBDC0_ENQ_LMAC_INT_SHFT   26
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_DBDC0_EMPTY_INT_ADDR \
	WF_PLE_TOP_INT_N9_EN_MASK_ADDR
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_DBDC0_EMPTY_INT_MASK      0x02000000
	/* EN_DBDC0_EMPTY_INT[25] */
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_DBDC0_EMPTY_INT_SHFT      25
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_DBDC0_NONEMPTY_INT_ADDR \
	WF_PLE_TOP_INT_N9_EN_MASK_ADDR
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_DBDC0_NONEMPTY_INT_MASK   0x01000000
	/* EN_DBDC0_NONEMPTY_INT[24] */
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_DBDC0_NONEMPTY_INT_SHFT   24
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_AC_ENQ_LMAC_INT_ADDR \
	WF_PLE_TOP_INT_N9_EN_MASK_ADDR
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_AC_ENQ_LMAC_INT_MASK      0x00400000
	/* EN_AC_ENQ_LMAC_INT[22] */
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_AC_ENQ_LMAC_INT_SHFT      22
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_AC_EMPTY_INT_ADDR \
	WF_PLE_TOP_INT_N9_EN_MASK_ADDR
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_AC_EMPTY_INT_MASK         0x00200000
	/* EN_AC_EMPTY_INT[21] */
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_AC_EMPTY_INT_SHFT         21
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_AC_NONEMPTY_INT_ADDR \
	WF_PLE_TOP_INT_N9_EN_MASK_ADDR
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_AC_NONEMPTY_INT_MASK      0x00100000
	/* EN_AC_NONEMPTY_INT[20] */
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_AC_NONEMPTY_INT_SHFT      20
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_UMAC_SYSRAM_OUTRAN_ERROR_INT_ADDR \
	WF_PLE_TOP_INT_N9_EN_MASK_ADDR
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_UMAC_SYSRAM_OUTRAN_ERROR_INT_MASK \
	0x00040000 /* EN_UMAC_SYSRAM_OUTRAN_ERROR_INT[18] */
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_UMAC_SYSRAM_OUTRAN_ERROR_INT_SHFT 18
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_TOGGLE_INT_ADDR \
	WF_PLE_TOP_INT_N9_EN_MASK_ADDR
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_TOGGLE_INT_MASK           0x00010000
	/* EN_TOGGLE_INT[16] */
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_TOGGLE_INT_SHFT           16
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_CPU_Q3_NE_ADDR \
	WF_PLE_TOP_INT_N9_EN_MASK_ADDR
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_CPU_Q3_NE_MASK            0x00000008
	/* EN_CPU_Q3_NE[3] */
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_CPU_Q3_NE_SHFT            3
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_CPU_Q2_NE_ADDR \
	WF_PLE_TOP_INT_N9_EN_MASK_ADDR
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_CPU_Q2_NE_MASK            0x00000004
	/* EN_CPU_Q2_NE[2] */
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_CPU_Q2_NE_SHFT            2
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_CPU_Q1_NE_ADDR \
	WF_PLE_TOP_INT_N9_EN_MASK_ADDR
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_CPU_Q1_NE_MASK            0x00000002
	/* EN_CPU_Q1_NE[1] */
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_CPU_Q1_NE_SHFT            1
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_CPU_Q0_NE_ADDR \
	WF_PLE_TOP_INT_N9_EN_MASK_ADDR
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_CPU_Q0_NE_MASK            0x00000001
	/* EN_CPU_Q0_NE[0] */
#define WF_PLE_TOP_INT_N9_EN_MASK_EN_CPU_Q0_NE_SHFT            0


#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_DRR_STA_WMMID_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_MASK_ADDR
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_DRR_STA_WMMID_ERR_MASK   0x80000000
	/* EN_DRR_STA_WMMID_ERR[31] */
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_DRR_STA_WMMID_ERR_SHFT   31
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_DRR_STA_WLANID_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_MASK_ADDR
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_DRR_STA_WLANID_ERR_MASK  0x40000000
	/* EN_DRR_STA_WLANID_ERR[30] */
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_DRR_STA_WLANID_ERR_SHFT  30
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_DRR_CHRG_STA_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_MASK_ADDR
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_DRR_CHRG_STA_ERR_MASK    0x20000000
	/* EN_DRR_CHRG_STA_ERR[29] */
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_DRR_CHRG_STA_ERR_SHFT    29
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_DRR_RL_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_MASK_ADDR
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_DRR_RL_ERR_MASK          0x10000000
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#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_DRR_RL_ERR_SHFT          28
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_DRR_BL_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_MASK_ADDR
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_DRR_BL_ERR_MASK          0x08000000
	/* EN_DRR_BL_ERR[27] */
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_DRR_BL_ERR_SHFT          27
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_DRR_FL_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_MASK_ADDR
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_DRR_FL_ERR_MASK          0x04000000
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#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_DRR_FL_ERR_SHFT          26
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_DRR_SRCH_DBDC1_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_MASK_ADDR
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_DRR_SRCH_DBDC1_ERR_MASK  0x02000000
	/* EN_DRR_SRCH_DBDC1_ERR[25] */
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_DRR_SRCH_DBDC1_ERR_SHFT  25
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_DRR_SRCH_DBDC0_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_MASK_ADDR
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_DRR_SRCH_DBDC0_ERR_MASK  0x01000000
	/* EN_DRR_SRCH_DBDC0_ERR[24] */
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_DRR_SRCH_DBDC0_ERR_SHFT  24
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_BN1_TXCMD_HANG_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_MASK_ADDR
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_BN1_TXCMD_HANG_ERR_MASK  0x00800000
	/* EN_BN1_TXCMD_HANG_ERR[23] */
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_BN1_TXCMD_HANG_ERR_SHFT  23
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_BN0_TXCMD_HANG_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_MASK_ADDR
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_BN0_TXCMD_HANG_ERR_MASK  0x00400000
	/* EN_BN0_TXCMD_HANG_ERR[22] */
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_BN0_TXCMD_HANG_ERR_SHFT  22
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_BN1_MACTX_HANG_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_MASK_ADDR
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_BN1_MACTX_HANG_ERR_MASK  0x00200000
	/* EN_BN1_MACTX_HANG_ERR[21] */
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_BN1_MACTX_HANG_ERR_SHFT  21
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_BN0_MACTX_HANG_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_MASK_ADDR
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_BN0_MACTX_HANG_ERR_MASK  0x00100000
	/* EN_BN0_MACTX_HANG_ERR[20] */
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_BN0_MACTX_HANG_ERR_SHFT  20
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_QSTRUCT_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_MASK_ADDR
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_QSTRUCT_ERR_MASK         0x00080000
	/* EN_QSTRUCT_ERR[19] */
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_QSTRUCT_ERR_SHFT         19
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_FREE_HEAD_TAIL_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_MASK_ADDR
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_FREE_HEAD_TAIL_ERR_MASK  0x00040000
	/* EN_FREE_HEAD_TAIL_ERR[18] */
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_FREE_HEAD_TAIL_ERR_SHFT  18
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_LMAC_HANG_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_MASK_ADDR
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_LMAC_HANG_ERR_MASK       0x00020000
	/* EN_LMAC_HANG_ERR[17] */
#define WF_PLE_TOP_INT_N9_ERR_MASK_EN_LMAC_HANG_ERR_SHFT       17
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	WF_PLE_TOP_INT_N9_ERR_MASK_ADDR
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	WF_PLE_TOP_INT_N9_ERR_MASK_ADDR
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	WF_PLE_TOP_INT_N9_ERR_MASK_ADDR
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	WF_PLE_TOP_INT_N9_ERR_MASK_ADDR
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	WF_PLE_TOP_N9_BSS_PS_INT_MASK_ADDR
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	WF_PLE_TOP_N9_BSS_PS_INT_MASK_ADDR
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	WF_PLE_TOP_N9_BSS_PS_INT_MASK_ADDR
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	WF_PLE_TOP_N9_BSS_PS_INT_MASK_ADDR
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	WF_PLE_TOP_N9_BSS_PS_INT_MASK_ADDR
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	WF_PLE_TOP_HOST_REPORT0_ADDR
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	WF_PLE_TOP_HOST_REPORT0_ADDR
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	WF_PLE_TOP_HOST_REPORT0_ADDR
#define WF_PLE_TOP_HOST_REPORT0_SRC0_RPT_PID_MASK              0x00800000
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#define WF_PLE_TOP_HOST_REPORT0_SRC0_RPT_QID_ADDR \
	WF_PLE_TOP_HOST_REPORT0_ADDR
#define WF_PLE_TOP_HOST_REPORT0_SRC0_RPT_QID_MASK              0x007F0000
	/* SRC0_RPT_QID[22..16] */
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	WF_PLE_TOP_HOST_REPORT0_ADDR
#define WF_PLE_TOP_HOST_REPORT0_HOST_RPT_PACK_TH_MASK          0x0000FF00
	/* HOST_RPT_PACK_TH[15..8] */
#define WF_PLE_TOP_HOST_REPORT0_HOST_RPT_PACK_TH_SHFT          8
#define WF_PLE_TOP_HOST_REPORT0_AIR_DELAY_HOST_REPORT_EN_ADDR \
	WF_PLE_TOP_HOST_REPORT0_ADDR
#define WF_PLE_TOP_HOST_REPORT0_AIR_DELAY_HOST_REPORT_EN_MASK  0x00000080
	/* AIR_DELAY_HOST_REPORT_EN[7] */
#define WF_PLE_TOP_HOST_REPORT0_AIR_DELAY_HOST_REPORT_EN_SHFT  7
#define WF_PLE_TOP_HOST_REPORT0_DIS_BN0_HIF_RPT_AGG_ADDR \
	WF_PLE_TOP_HOST_REPORT0_ADDR
#define WF_PLE_TOP_HOST_REPORT0_DIS_BN0_HIF_RPT_AGG_MASK       0x00000040
	/* DIS_BN0_HIF_RPT_AGG[6] */
#define WF_PLE_TOP_HOST_REPORT0_DIS_BN0_HIF_RPT_AGG_SHFT       6
#define WF_PLE_TOP_HOST_REPORT0_WMCPU_MSDU_ID_NUM_ADDR \
	WF_PLE_TOP_HOST_REPORT0_ADDR
#define WF_PLE_TOP_HOST_REPORT0_WMCPU_MSDU_ID_NUM_MASK         0x00000030
	/* WMCPU_MSDU_ID_NUM[5..4] */
#define WF_PLE_TOP_HOST_REPORT0_WMCPU_MSDU_ID_NUM_SHFT         4
#define WF_PLE_TOP_HOST_REPORT0_HOST_RPT_TX_LATENCY_ADDR \
	WF_PLE_TOP_HOST_REPORT0_ADDR
#define WF_PLE_TOP_HOST_REPORT0_HOST_RPT_TX_LATENCY_MASK       0x00000008
	/* HOST_RPT_TX_LATENCY[3] */
#define WF_PLE_TOP_HOST_REPORT0_HOST_RPT_TX_LATENCY_SHFT       3
#define WF_PLE_TOP_HOST_REPORT0_HOST_RPT_VER0_EN_ADDR \
	WF_PLE_TOP_HOST_REPORT0_ADDR
#define WF_PLE_TOP_HOST_REPORT0_HOST_RPT_VER0_EN_MASK          0x00000004
	/* HOST_RPT_VER0_EN[2] */
#define WF_PLE_TOP_HOST_REPORT0_HOST_RPT_VER0_EN_SHFT          2
#define WF_PLE_TOP_HOST_REPORT0_DIS_HOST_RPT_ADDR \
	WF_PLE_TOP_HOST_REPORT0_ADDR
#define WF_PLE_TOP_HOST_REPORT0_DIS_HOST_RPT_MASK              0x00000002
	/* DIS_HOST_RPT[1] */
#define WF_PLE_TOP_HOST_REPORT0_DIS_HOST_RPT_SHFT              1


#define WF_PLE_TOP_HOST_REPORT1_RLS4_RPT_PID_ADDR \
	WF_PLE_TOP_HOST_REPORT1_ADDR
#define WF_PLE_TOP_HOST_REPORT1_RLS4_RPT_PID_MASK              0x80000000
	/* RLS4_RPT_PID[31] */
#define WF_PLE_TOP_HOST_REPORT1_RLS4_RPT_PID_SHFT              31
#define WF_PLE_TOP_HOST_REPORT1_RLS4_RPT_QID_ADDR \
	WF_PLE_TOP_HOST_REPORT1_ADDR
#define WF_PLE_TOP_HOST_REPORT1_RLS4_RPT_QID_MASK              0x7F000000
	/* RLS4_RPT_QID[30..24] */
#define WF_PLE_TOP_HOST_REPORT1_RLS4_RPT_QID_SHFT              24
#define WF_PLE_TOP_HOST_REPORT1_DIS_RLS4_RPT_AGG_ADDR \
	WF_PLE_TOP_HOST_REPORT1_ADDR
#define WF_PLE_TOP_HOST_REPORT1_DIS_RLS4_RPT_AGG_MASK          0x00800000
	/* DIS_RLS4_RPT_AGG[23] */
#define WF_PLE_TOP_HOST_REPORT1_DIS_RLS4_RPT_AGG_SHFT          23
#define WF_PLE_TOP_HOST_REPORT1_DIS_BN1_HIF_RPT_AGG_ADDR \
	WF_PLE_TOP_HOST_REPORT1_ADDR
#define WF_PLE_TOP_HOST_REPORT1_DIS_BN1_HIF_RPT_AGG_MASK       0x00400000
	/* DIS_BN1_HIF_RPT_AGG[22] */
#define WF_PLE_TOP_HOST_REPORT1_DIS_BN1_HIF_RPT_AGG_SHFT       22
#define WF_PLE_TOP_HOST_REPORT1_DIS_MD_HIF_RPT_AGG_ADDR \
	WF_PLE_TOP_HOST_REPORT1_ADDR
#define WF_PLE_TOP_HOST_REPORT1_DIS_MD_HIF_RPT_AGG_MASK        0x00200000
	/* DIS_MD_HIF_RPT_AGG[21] */
#define WF_PLE_TOP_HOST_REPORT1_DIS_MD_HIF_RPT_AGG_SHFT        21
#define WF_PLE_TOP_HOST_REPORT1_DIS_WMCPU_RPT_AGG_ADDR \
	WF_PLE_TOP_HOST_REPORT1_ADDR
#define WF_PLE_TOP_HOST_REPORT1_DIS_WMCPU_RPT_AGG_MASK         0x00100000
	/* DIS_WMCPU_RPT_AGG[20] */
#define WF_PLE_TOP_HOST_REPORT1_DIS_WMCPU_RPT_AGG_SHFT         20
#define WF_PLE_TOP_HOST_REPORT1_HOST_RPT_PG_SIZE_ADDR \
	WF_PLE_TOP_HOST_REPORT1_ADDR
#define WF_PLE_TOP_HOST_REPORT1_HOST_RPT_PG_SIZE_MASK          0x000F0000
	/* HOST_RPT_PG_SIZE[19..16] */
#define WF_PLE_TOP_HOST_REPORT1_HOST_RPT_PG_SIZE_SHFT          16
#define WF_PLE_TOP_HOST_REPORT1_SRC1_RPT_PID_ADDR \
	WF_PLE_TOP_HOST_REPORT1_ADDR
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	/* SRC1_RPT_PID[15] */
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#define WF_PLE_TOP_HOST_REPORT1_SRC1_RPT_QID_ADDR \
	WF_PLE_TOP_HOST_REPORT1_ADDR
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	/* SRC1_RPT_QID[14..8] */
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#define WF_PLE_TOP_HOST_REPORT2_SRC3_RPT_PID_ADDR \
	WF_PLE_TOP_HOST_REPORT2_ADDR
#define WF_PLE_TOP_HOST_REPORT2_SRC3_RPT_PID_MASK              0x00008000
	/* SRC3_RPT_PID[15] */
#define WF_PLE_TOP_HOST_REPORT2_SRC3_RPT_PID_SHFT              15
#define WF_PLE_TOP_HOST_REPORT2_SRC3_RPT_QID_ADDR \
	WF_PLE_TOP_HOST_REPORT2_ADDR
#define WF_PLE_TOP_HOST_REPORT2_SRC3_RPT_QID_MASK              0x00007F00
	/* SRC3_RPT_QID[14..8] */
#define WF_PLE_TOP_HOST_REPORT2_SRC3_RPT_QID_SHFT              8
#define WF_PLE_TOP_HOST_REPORT2_SRC2_RPT_PID_ADDR \
	WF_PLE_TOP_HOST_REPORT2_ADDR
#define WF_PLE_TOP_HOST_REPORT2_SRC2_RPT_PID_MASK              0x00000080
	/* SRC2_RPT_PID[7] */
#define WF_PLE_TOP_HOST_REPORT2_SRC2_RPT_PID_SHFT              7
#define WF_PLE_TOP_HOST_REPORT2_SRC2_RPT_QID_ADDR \
	WF_PLE_TOP_HOST_REPORT2_ADDR
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	/* SRC2_RPT_QID[6..0] */
#define WF_PLE_TOP_HOST_REPORT2_SRC2_RPT_QID_SHFT              0


#define WF_PLE_TOP_RELEASE_CTRL_0_DROP_RLS_PID_ADDR \
	WF_PLE_TOP_RELEASE_CTRL_0_ADDR
#define WF_PLE_TOP_RELEASE_CTRL_0_DROP_RLS_PID_MASK            0x03000000
	/* DROP_RLS_PID[25..24] */
#define WF_PLE_TOP_RELEASE_CTRL_0_DROP_RLS_PID_SHFT            24
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	WF_PLE_TOP_RELEASE_CTRL_0_ADDR
#define WF_PLE_TOP_RELEASE_CTRL_0_DROP_RLS_QID_MASK            0x007F0000
	/* DROP_RLS_QID[22..16] */
#define WF_PLE_TOP_RELEASE_CTRL_0_DROP_RLS_QID_SHFT            16
#define WF_PLE_TOP_RELEASE_CTRL_0_NOR_RLS_PID_ADDR \
	WF_PLE_TOP_RELEASE_CTRL_0_ADDR
#define WF_PLE_TOP_RELEASE_CTRL_0_NOR_RLS_PID_MASK             0x00000300
	/* NOR_RLS_PID[9..8] */
#define WF_PLE_TOP_RELEASE_CTRL_0_NOR_RLS_PID_SHFT             8
#define WF_PLE_TOP_RELEASE_CTRL_0_NOR_RLS_QID_ADDR \
	WF_PLE_TOP_RELEASE_CTRL_0_ADDR
#define WF_PLE_TOP_RELEASE_CTRL_0_NOR_RLS_QID_MASK             0x0000007F
	/* NOR_RLS_QID[6..0] */
#define WF_PLE_TOP_RELEASE_CTRL_0_NOR_RLS_QID_SHFT             0


#define WF_PLE_TOP_RELEASE_CTRL_1_BCN1_RLS_PID_ADDR \
	WF_PLE_TOP_RELEASE_CTRL_1_ADDR
#define WF_PLE_TOP_RELEASE_CTRL_1_BCN1_RLS_PID_MASK            0x03000000
	/* BCN1_RLS_PID[25..24] */
#define WF_PLE_TOP_RELEASE_CTRL_1_BCN1_RLS_PID_SHFT            24
#define WF_PLE_TOP_RELEASE_CTRL_1_BCN1_RLS_QID_ADDR \
	WF_PLE_TOP_RELEASE_CTRL_1_ADDR
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	/* BCN1_RLS_QID[22..16] */
#define WF_PLE_TOP_RELEASE_CTRL_1_BCN1_RLS_QID_SHFT            16
#define WF_PLE_TOP_RELEASE_CTRL_1_BCN0_RLS_PID_ADDR \
	WF_PLE_TOP_RELEASE_CTRL_1_ADDR
#define WF_PLE_TOP_RELEASE_CTRL_1_BCN0_RLS_PID_MASK            0x00000300
	/* BCN0_RLS_PID[9..8] */
#define WF_PLE_TOP_RELEASE_CTRL_1_BCN0_RLS_PID_SHFT            8
#define WF_PLE_TOP_RELEASE_CTRL_1_BCN0_RLS_QID_ADDR \
	WF_PLE_TOP_RELEASE_CTRL_1_ADDR
#define WF_PLE_TOP_RELEASE_CTRL_1_BCN0_RLS_QID_MASK            0x0000007F
	/* BCN0_RLS_QID[6..0] */
#define WF_PLE_TOP_RELEASE_CTRL_1_BCN0_RLS_QID_SHFT            0


#define WF_PLE_TOP_RELEASE_CTRL_3_NOR_BN1_RLS_PID_ADDR \
	WF_PLE_TOP_RELEASE_CTRL_3_ADDR
#define WF_PLE_TOP_RELEASE_CTRL_3_NOR_BN1_RLS_PID_MASK         0x03000000
	/* NOR_BN1_RLS_PID[25..24] */
#define WF_PLE_TOP_RELEASE_CTRL_3_NOR_BN1_RLS_PID_SHFT         24
#define WF_PLE_TOP_RELEASE_CTRL_3_NOR_BN1_RLS_QID_ADDR \
	WF_PLE_TOP_RELEASE_CTRL_3_ADDR
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	/* NOR_BN1_RLS_QID[22..16] */
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	WF_PLE_TOP_RELEASE_CTRL_3_ADDR
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	/* RLS_FREE_DONE_PG_SIZE[3..0] */
#define WF_PLE_TOP_RELEASE_CTRL_3_RLS_FREE_DONE_PG_SIZE_SHFT   0


#define WF_PLE_TOP_BLK_MODE_RATE_LMT_BN1_MACTX_BLK_RATE_LMT_ADDR \
	WF_PLE_TOP_BLK_MODE_RATE_LMT_ADDR
#define WF_PLE_TOP_BLK_MODE_RATE_LMT_BN1_MACTX_BLK_RATE_LMT_MASK 0xFFFF0000
	/* BN1_MACTX_BLK_RATE_LMT[31..16] */
#define WF_PLE_TOP_BLK_MODE_RATE_LMT_BN1_MACTX_BLK_RATE_LMT_SHFT 16
#define WF_PLE_TOP_BLK_MODE_RATE_LMT_BN0_MACTX_BLK_RATE_LMT_ADDR \
	WF_PLE_TOP_BLK_MODE_RATE_LMT_ADDR
#define WF_PLE_TOP_BLK_MODE_RATE_LMT_BN0_MACTX_BLK_RATE_LMT_MASK 0x0000FFFF
	/* BN0_MACTX_BLK_RATE_LMT[15..0] */
#define WF_PLE_TOP_BLK_MODE_RATE_LMT_BN0_MACTX_BLK_RATE_LMT_SHFT 0


#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_MUCOP_DYN_CKG_ADDR \
	WF_PLE_TOP_PLE_MODULE_CKG_DIS_ADDR
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_MUCOP_DYN_CKG_MASK   0x00100000
	/* DIS_MUCOP_DYN_CKG[20] */
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_MUCOP_DYN_CKG_SHFT   20
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_PF_DYN_CKG_ADDR \
	WF_PLE_TOP_PLE_MODULE_CKG_DIS_ADDR
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_PF_DYN_CKG_MASK      0x00080000
	/* DIS_PF_DYN_CKG[19] */
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_PF_DYN_CKG_SHFT      19
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_SEC_DYN_CKG_ADDR \
	WF_PLE_TOP_PLE_MODULE_CKG_DIS_ADDR
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	/* DIS_SEC_DYN_CKG[18] */
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_SEC_DYN_CKG_SHFT     18
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_MDP_DYN_CKG_ADDR \
	WF_PLE_TOP_PLE_MODULE_CKG_DIS_ADDR
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	/* DIS_MDP_DYN_CKG[17] */
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_MDP_DYN_CKG_SHFT     17
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_UWTBL_DYN_CKG_ADDR \
	WF_PLE_TOP_PLE_MODULE_CKG_DIS_ADDR
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_UWTBL_DYN_CKG_MASK   0x00010000
	/* DIS_UWTBL_DYN_CKG[16] */
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_UWTBL_DYN_CKG_SHFT   16
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_AMSDU_PORT_DYN_CKG_ADDR \
	WF_PLE_TOP_PLE_MODULE_CKG_DIS_ADDR
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_AMSDU_PORT_DYN_CKG_MASK 0x00001000
	/* DIS_AMSDU_PORT_DYN_CKG[12] */
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_AMSDU_PORT_DYN_CKG_SHFT 12
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_DBG_DYN_CKG_ADDR \
	WF_PLE_TOP_PLE_MODULE_CKG_DIS_ADDR
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_DBG_DYN_CKG_MASK     0x00000800
	/* DIS_DBG_DYN_CKG[11] */
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_DBG_DYN_CKG_SHFT     11
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_CPU_WRAP_DYN_CKG_ADDR \
	WF_PLE_TOP_PLE_MODULE_CKG_DIS_ADDR
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_CPU_WRAP_DYN_CKG_MASK 0x00000400
	/* DIS_CPU_WRAP_DYN_CKG[10] */
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_CPU_WRAP_DYN_CKG_SHFT 10
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_CSR_DYN_CKG_ADDR \
	WF_PLE_TOP_PLE_MODULE_CKG_DIS_ADDR
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	/* DIS_CSR_DYN_CKG[9] */
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_CSR_DYN_CKG_SHFT     9
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_PSEPORT_DYN_CKG_ADDR \
	WF_PLE_TOP_PLE_MODULE_CKG_DIS_ADDR
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	/* DIS_PSEPORT_DYN_CKG[8] */
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_PSEPORT_DYN_CKG_SHFT 8
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	WF_PLE_TOP_PLE_MODULE_CKG_DIS_ADDR
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	/* DIS_MACTX_DYN_CKG[7] */
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	WF_PLE_TOP_PLE_MODULE_CKG_DIS_ADDR
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_RL_DYN_CKG_MASK      0x00000040
	/* DIS_RL_DYN_CKG[6] */
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_RL_DYN_CKG_SHFT      6
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_RLS_DYN_CKG_ADDR \
	WF_PLE_TOP_PLE_MODULE_CKG_DIS_ADDR
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_RLS_DYN_CKG_MASK     0x00000020
	/* DIS_RLS_DYN_CKG[5] */
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_RLS_DYN_CKG_SHFT     5
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_WF_PORT_DYN_CKG_ADDR \
	WF_PLE_TOP_PLE_MODULE_CKG_DIS_ADDR
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	/* DIS_WF_PORT_DYN_CKG[4] */
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_WF_PORT_DYN_CKG_SHFT 4
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_HIF_PORT_DYN_CKG_ADDR \
	WF_PLE_TOP_PLE_MODULE_CKG_DIS_ADDR
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_HIF_PORT_DYN_CKG_MASK 0x00000008
	/* DIS_HIF_PORT_DYN_CKG[3] */
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_HIF_PORT_DYN_CKG_SHFT 3
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_CPU_PORT_DYN_CKG_ADDR \
	WF_PLE_TOP_PLE_MODULE_CKG_DIS_ADDR
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_CPU_PORT_DYN_CKG_MASK 0x00000004
	/* DIS_CPU_PORT_DYN_CKG[2] */
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_CPU_PORT_DYN_CKG_SHFT 2
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_PL_DYN_CKG_ADDR \
	WF_PLE_TOP_PLE_MODULE_CKG_DIS_ADDR
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_PL_DYN_CKG_MASK      0x00000002
	/* DIS_PL_DYN_CKG[1] */
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_PL_DYN_CKG_SHFT      1
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_FL_DYN_CKG_ADDR \
	WF_PLE_TOP_PLE_MODULE_CKG_DIS_ADDR
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_FL_DYN_CKG_MASK      0x00000001
	/* DIS_FL_DYN_CKG[0] */
#define WF_PLE_TOP_PLE_MODULE_CKG_DIS_DIS_FL_DYN_CKG_SHFT      0


#define WF_PLE_TOP_PLE_DELAY_TX_CTRL_DELAY_TX_TIMEOUT_TH_ADDR \
	WF_PLE_TOP_PLE_DELAY_TX_CTRL_ADDR
#define WF_PLE_TOP_PLE_DELAY_TX_CTRL_DELAY_TX_TIMEOUT_TH_MASK  0x00FF0000
	/* DELAY_TX_TIMEOUT_TH[23..16] */
#define WF_PLE_TOP_PLE_DELAY_TX_CTRL_DELAY_TX_TIMEOUT_TH_SHFT  16
#define WF_PLE_TOP_PLE_DELAY_TX_CTRL_DELAY_TX_PAGE_TH_ADDR \
	WF_PLE_TOP_PLE_DELAY_TX_CTRL_ADDR
#define WF_PLE_TOP_PLE_DELAY_TX_CTRL_DELAY_TX_PAGE_TH_MASK     0x00000FFF
	/* DELAY_TX_PAGE_TH[11..0] */
#define WF_PLE_TOP_PLE_DELAY_TX_CTRL_DELAY_TX_PAGE_TH_SHFT     0


#define WF_PLE_TOP_PLE_STATION_REDIR_CTRL_STA_REDIR_PASUE_TXD_ADDR \
	WF_PLE_TOP_PLE_STATION_REDIR_CTRL_ADDR
#define WF_PLE_TOP_PLE_STATION_REDIR_CTRL_STA_REDIR_PASUE_TXD_MASK 0x00000100
	/* STA_REDIR_PASUE_TXD[8] */
#define WF_PLE_TOP_PLE_STATION_REDIR_CTRL_STA_REDIR_PASUE_TXD_SHFT 8
#define WF_PLE_TOP_PLE_STATION_REDIR_CTRL_STA_REDIR_PID_ADDR \
	WF_PLE_TOP_PLE_STATION_REDIR_CTRL_ADDR
#define WF_PLE_TOP_PLE_STATION_REDIR_CTRL_STA_REDIR_PID_MASK   0x000000C0
	/* STA_REDIR_PID[7..6] */
#define WF_PLE_TOP_PLE_STATION_REDIR_CTRL_STA_REDIR_PID_SHFT   6
#define WF_PLE_TOP_PLE_STATION_REDIR_CTRL_STA_REDIR_QID_ADDR \
	WF_PLE_TOP_PLE_STATION_REDIR_CTRL_ADDR
#define WF_PLE_TOP_PLE_STATION_REDIR_CTRL_STA_REDIR_QID_MASK   0x0000001F
	/* STA_REDIR_QID[4..0] */
#define WF_PLE_TOP_PLE_STATION_REDIR_CTRL_STA_REDIR_QID_SHFT   0


#define WF_PLE_TOP_MACTX_LENGTH_LIMIT_MACTX_LENGTH_LIMIT_BAND1_ADDR \
	WF_PLE_TOP_MACTX_LENGTH_LIMIT_ADDR
#define WF_PLE_TOP_MACTX_LENGTH_LIMIT_MACTX_LENGTH_LIMIT_BAND1_MASK 0xFFFF0000
	/* MACTX_LENGTH_LIMIT_BAND1[31..16] */
#define WF_PLE_TOP_MACTX_LENGTH_LIMIT_MACTX_LENGTH_LIMIT_BAND1_SHFT 16
#define WF_PLE_TOP_MACTX_LENGTH_LIMIT_MACTX_LENGTH_LIMIT_BAND0_ADDR \
	WF_PLE_TOP_MACTX_LENGTH_LIMIT_ADDR
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	/* MACTX_LENGTH_LIMIT_BAND0[15..0] */
#define WF_PLE_TOP_MACTX_LENGTH_LIMIT_MACTX_LENGTH_LIMIT_BAND0_SHFT 0


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	WF_PLE_TOP_TXS_BUF_PAUSE_ADDR
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	/* PSE_TXS_BUF_VALID[31] */
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	WF_PLE_TOP_TXS_BUF_PAUSE_ADDR
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	/* EN_PAUSE_NBCN_QUEUE[21] */
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#define WF_PLE_TOP_TXS_BUF_PAUSE_EN_PAUSE_NAF_QUEUE_ADDR \
	WF_PLE_TOP_TXS_BUF_PAUSE_ADDR
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	/* EN_PAUSE_NAF_QUEUE[20] */
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#define WF_PLE_TOP_TXS_BUF_PAUSE_EN_PAUSE_PSMP_QUEUE_ADDR \
	WF_PLE_TOP_TXS_BUF_PAUSE_ADDR
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	/* EN_PAUSE_PSMP_QUEUE[19] */
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#define WF_PLE_TOP_TXS_BUF_PAUSE_EN_PAUSE_BCN_QUEUE_ADDR \
	WF_PLE_TOP_TXS_BUF_PAUSE_ADDR
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	/* EN_PAUSE_BCN_QUEUE[18] */
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	WF_PLE_TOP_TXS_BUF_PAUSE_ADDR
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	/* EN_PAUSE_BMC_QUEUE[17] */
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	WF_PLE_TOP_TXS_BUF_PAUSE_ADDR
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	/* EN_PAUSE_ALTX_QUEUE[16] */
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	WF_PLE_TOP_TXS_BUF_PAUSE_ADDR
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	WF_PLE_TOP_TXS_BUF_PAUSE_ADDR
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	WF_PLE_TOP_TXS_BUF_PAUSE_ADDR
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	WF_PLE_TOP_TXS_BUF_PAUSE_ADDR
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	WF_PLE_TOP_TXS_BUF_PAUSE_ADDR
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	WF_PLE_TOP_TXS_BUF_PAUSE_ADDR
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	WF_PLE_TOP_TXS_BUF_PAUSE_ADDR
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	WF_PLE_TOP_TXS_BUF_PAUSE_ADDR
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	WF_PLE_TOP_TXS_BUF_PAUSE_ADDR
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	WF_PLE_TOP_TXS_BUF_PAUSE_ADDR
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	WF_PLE_TOP_TXS_BUF_PAUSE_ADDR
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	WF_PLE_TOP_TXS_BUF_PAUSE_ADDR
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	WF_PLE_TOP_TXS_BUF_PAUSE_ADDR
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	WF_PLE_TOP_TXS_BUF_PAUSE_ADDR
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	WF_PLE_TOP_TXS_BUF_PAUSE_ADDR
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#define WF_PLE_TOP_TXS_BUF_PAUSE_EN_PAUSE_AC00_QUEUE_ADDR \
	WF_PLE_TOP_TXS_BUF_PAUSE_ADDR
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	/* EN_PAUSE_AC00_QUEUE[0] */
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	WF_PLE_TOP_FSM_IDLE_WD_CTRL_ADDR
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	/* MACTX_IDLE_WD_TO_TH[31..24] */
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	WF_PLE_TOP_FSM_IDLE_WD_CTRL_ADDR
#define WF_PLE_TOP_FSM_IDLE_WD_CTRL_PORT_IDLE_WD_TO_TH_MASK    0x00FF0000
	/* PORT_IDLE_WD_TO_TH[23..16] */
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#define WF_PLE_TOP_FSM_IDLE_WD_CTRL_PL_IDLE_WD_TO_TH_ADDR \
	WF_PLE_TOP_FSM_IDLE_WD_CTRL_ADDR
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	/* PL_IDLE_WD_TO_TH[15..8] */
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	WF_PLE_TOP_FSM_IDLE_WD_CTRL_ADDR
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	/* FL_IDLE_WD_TO_TH[7..0] */
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#define WF_PLE_TOP_FSM_IDLE_WD_EN_EN_PREDL_TXCMD_IDLE_WD_TO_ADDR \
	WF_PLE_TOP_FSM_IDLE_WD_EN_ADDR
#define WF_PLE_TOP_FSM_IDLE_WD_EN_EN_PREDL_TXCMD_IDLE_WD_TO_MASK 0x00004000
	/* EN_PREDL_TXCMD_IDLE_WD_TO[14] */
#define WF_PLE_TOP_FSM_IDLE_WD_EN_EN_PREDL_TXCMD_IDLE_WD_TO_SHFT 14
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	WF_PLE_TOP_FSM_IDLE_WD_EN_ADDR
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	/* EN_PREDL_ARB_IDLE_WD_TO[13] */
#define WF_PLE_TOP_FSM_IDLE_WD_EN_EN_PREDL_ARB_IDLE_WD_TO_SHFT 13
#define WF_PLE_TOP_FSM_IDLE_WD_EN_EN_MDP_IDLE_WD_TO_ADDR \
	WF_PLE_TOP_FSM_IDLE_WD_EN_ADDR
#define WF_PLE_TOP_FSM_IDLE_WD_EN_EN_MDP_IDLE_WD_TO_MASK       0x00001000
	/* EN_MDP_IDLE_WD_TO[12] */
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#define WF_PLE_TOP_FSM_IDLE_WD_EN_EN_MACTX3_IDLE_WD_TO_ADDR \
	WF_PLE_TOP_FSM_IDLE_WD_EN_ADDR
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	/* EN_MACTX3_IDLE_WD_TO[11] */
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	WF_PLE_TOP_FSM_IDLE_WD_EN_ADDR
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	/* EN_MACTX1_IDLE_WD_TO[10] */
#define WF_PLE_TOP_FSM_IDLE_WD_EN_EN_MACTX1_IDLE_WD_TO_SHFT    10
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	WF_PLE_TOP_FSM_IDLE_WD_EN_ADDR
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	/* EN_MACTX2_IDLE_WD_TO[9] */
#define WF_PLE_TOP_FSM_IDLE_WD_EN_EN_MACTX2_IDLE_WD_TO_SHFT    9
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	WF_PLE_TOP_FSM_IDLE_WD_EN_ADDR
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	/* EN_MACTX0_IDLE_WD_TO[8] */
#define WF_PLE_TOP_FSM_IDLE_WD_EN_EN_MACTX0_IDLE_WD_TO_SHFT    8
#define WF_PLE_TOP_FSM_IDLE_WD_EN_EN_HW_AMSDU_IDLE_WD_TO_ADDR \
	WF_PLE_TOP_FSM_IDLE_WD_EN_ADDR
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	/* EN_HW_AMSDU_IDLE_WD_TO[6] */
#define WF_PLE_TOP_FSM_IDLE_WD_EN_EN_HW_AMSDU_IDLE_WD_TO_SHFT  6
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	WF_PLE_TOP_FSM_IDLE_WD_EN_ADDR
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	WF_PLE_TOP_FSM_IDLE_WD_EN_ADDR
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#define WF_PLE_TOP_FSM_IDLE_WD_EN_EN_LMAC_PORT_IDLE_WD_TO_SHFT 4
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	WF_PLE_TOP_FSM_IDLE_WD_EN_ADDR
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	/* EN_HIF_PORT_IDLE_WD_TO[3] */
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	WF_PLE_TOP_FSM_IDLE_WD_EN_ADDR
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	/* EN_CPU_PORT_IDLE_WD_TO[2] */
#define WF_PLE_TOP_FSM_IDLE_WD_EN_EN_CPU_PORT_IDLE_WD_TO_SHFT  2
#define WF_PLE_TOP_FSM_IDLE_WD_EN_EN_PL_IDLE_WD_TO_ADDR \
	WF_PLE_TOP_FSM_IDLE_WD_EN_ADDR
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	/* EN_PL_IDLE_WD_TO[1] */
#define WF_PLE_TOP_FSM_IDLE_WD_EN_EN_PL_IDLE_WD_TO_SHFT        1
#define WF_PLE_TOP_FSM_IDLE_WD_EN_EN_FL_IDLE_WD_TO_ADDR \
	WF_PLE_TOP_FSM_IDLE_WD_EN_ADDR
#define WF_PLE_TOP_FSM_IDLE_WD_EN_EN_FL_IDLE_WD_TO_MASK        0x00000001
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#define WF_PLE_TOP_FSM_IDLE_WD_CTRL_1_MDP_RDP_WB_IDLE_WD_TO_TH_ADDR \
	WF_PLE_TOP_FSM_IDLE_WD_CTRL_1_ADDR
#define WF_PLE_TOP_FSM_IDLE_WD_CTRL_1_MDP_RDP_WB_IDLE_WD_TO_TH_MASK 0xFF000000
	/* MDP_RDP_WB_IDLE_WD_TO_TH[31..24] */
#define WF_PLE_TOP_FSM_IDLE_WD_CTRL_1_MDP_RDP_WB_IDLE_WD_TO_TH_SHFT 24
#define WF_PLE_TOP_FSM_IDLE_WD_CTRL_1_SEC_IDLE_WD_TO_TH_ADDR \
	WF_PLE_TOP_FSM_IDLE_WD_CTRL_1_ADDR
#define WF_PLE_TOP_FSM_IDLE_WD_CTRL_1_SEC_IDLE_WD_TO_TH_MASK   0x00FF0000
	/* SEC_IDLE_WD_TO_TH[23..16] */
#define WF_PLE_TOP_FSM_IDLE_WD_CTRL_1_SEC_IDLE_WD_TO_TH_SHFT   16
#define WF_PLE_TOP_FSM_IDLE_WD_CTRL_1_PF_IDLE_WD_TO_TH_ADDR \
	WF_PLE_TOP_FSM_IDLE_WD_CTRL_1_ADDR
#define WF_PLE_TOP_FSM_IDLE_WD_CTRL_1_PF_IDLE_WD_TO_TH_MASK    0x0000FF00
	/* PF_IDLE_WD_TO_TH[15..8] */
#define WF_PLE_TOP_FSM_IDLE_WD_CTRL_1_PF_IDLE_WD_TO_TH_SHFT    8
#define WF_PLE_TOP_FSM_IDLE_WD_CTRL_1_MDP_IDLE_WD_TO_TH_ADDR \
	WF_PLE_TOP_FSM_IDLE_WD_CTRL_1_ADDR
#define WF_PLE_TOP_FSM_IDLE_WD_CTRL_1_MDP_IDLE_WD_TO_TH_MASK   0x000000FF
	/* MDP_IDLE_WD_TO_TH[7..0] */
#define WF_PLE_TOP_FSM_IDLE_WD_CTRL_1_MDP_IDLE_WD_TO_TH_SHFT   0


#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_UWTBL_IDLE_WD_TO_TH_ADDR \
	WF_PLE_TOP_FSM_IDLE_WD_EN_1_ADDR
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_UWTBL_IDLE_WD_TO_TH_MASK   0x00FF0000
	/* UWTBL_IDLE_WD_TO_TH[23..16] */
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_UWTBL_IDLE_WD_TO_TH_SHFT   16
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_UWTBL_IDLE_WD_TO_ADDR \
	WF_PLE_TOP_FSM_IDLE_WD_EN_1_ADDR
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_UWTBL_IDLE_WD_TO_MASK   0x00000800
	/* EN_UWTBL_IDLE_WD_TO[11] */
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_UWTBL_IDLE_WD_TO_SHFT   11
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_MDP_RDP_WB_IDLE_WD_TO_ADDR \
	WF_PLE_TOP_FSM_IDLE_WD_EN_1_ADDR
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_MDP_RDP_WB_IDLE_WD_TO_MASK 0x00000400
	/* EN_MDP_RDP_WB_IDLE_WD_TO[10] */
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_MDP_RDP_WB_IDLE_WD_TO_SHFT 10
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_BN1_MDP_RIOC_IDLE_WD_TO_ADDR \
	WF_PLE_TOP_FSM_IDLE_WD_EN_1_ADDR
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_BN1_MDP_RIOC_IDLE_WD_TO_MASK 0x00000200
	/* EN_BN1_MDP_RIOC_IDLE_WD_TO[9] */
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_BN1_MDP_RIOC_IDLE_WD_TO_SHFT 9
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_BN1_MDP_TIOC_IDLE_WD_TO_ADDR \
	WF_PLE_TOP_FSM_IDLE_WD_EN_1_ADDR
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_BN1_MDP_TIOC_IDLE_WD_TO_MASK 0x00000100
	/* EN_BN1_MDP_TIOC_IDLE_WD_TO[8] */
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_BN1_MDP_TIOC_IDLE_WD_TO_SHFT 8
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_BN1_MDP_TDP_IDLE_WD_TO_ADDR \
	WF_PLE_TOP_FSM_IDLE_WD_EN_1_ADDR
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_BN1_MDP_TDP_IDLE_WD_TO_MASK 0x00000080
	/* EN_BN1_MDP_TDP_IDLE_WD_TO[7] */
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_BN1_MDP_TDP_IDLE_WD_TO_SHFT 7
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_SEC1_IDLE_WD_TO_ADDR \
	WF_PLE_TOP_FSM_IDLE_WD_EN_1_ADDR
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_SEC1_IDLE_WD_TO_MASK    0x00000040
	/* EN_SEC1_IDLE_WD_TO[6] */
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_SEC1_IDLE_WD_TO_SHFT    6
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_SEC0_IDLE_WD_TO_ADDR \
	WF_PLE_TOP_FSM_IDLE_WD_EN_1_ADDR
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_SEC0_IDLE_WD_TO_MASK    0x00000020
	/* EN_SEC0_IDLE_WD_TO[5] */
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_SEC0_IDLE_WD_TO_SHFT    5
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_PF_IDLE_WD_TO_ADDR \
	WF_PLE_TOP_FSM_IDLE_WD_EN_1_ADDR
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_PF_IDLE_WD_TO_MASK      0x00000010
	/* EN_PF_IDLE_WD_TO[4] */
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_PF_IDLE_WD_TO_SHFT      4
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_BN0_MDP_RIOC_IDLE_WD_TO_ADDR \
	WF_PLE_TOP_FSM_IDLE_WD_EN_1_ADDR
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_BN0_MDP_RIOC_IDLE_WD_TO_MASK 0x00000008
	/* EN_BN0_MDP_RIOC_IDLE_WD_TO[3] */
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_BN0_MDP_RIOC_IDLE_WD_TO_SHFT 3
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_BN0_MDP_TIOC_IDLE_WD_TO_ADDR \
	WF_PLE_TOP_FSM_IDLE_WD_EN_1_ADDR
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_BN0_MDP_TIOC_IDLE_WD_TO_MASK 0x00000004
	/* EN_BN0_MDP_TIOC_IDLE_WD_TO[2] */
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_BN0_MDP_TIOC_IDLE_WD_TO_SHFT 2
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_MDP_RDP_IDLE_WD_TO_ADDR \
	WF_PLE_TOP_FSM_IDLE_WD_EN_1_ADDR
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_MDP_RDP_IDLE_WD_TO_MASK 0x00000002
	/* EN_MDP_RDP_IDLE_WD_TO[1] */
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_MDP_RDP_IDLE_WD_TO_SHFT 1
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_BN0_MDP_TDP_IDLE_WD_TO_ADDR \
	WF_PLE_TOP_FSM_IDLE_WD_EN_1_ADDR
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_BN0_MDP_TDP_IDLE_WD_TO_MASK 0x00000001
	/* EN_BN0_MDP_TDP_IDLE_WD_TO[0] */
#define WF_PLE_TOP_FSM_IDLE_WD_EN_1_EN_BN0_MDP_TDP_IDLE_WD_TO_SHFT 0


#define WF_PLE_TOP_ERLY_TRM_CTRL0_ERLY_TRM_MPDU_TH_2_ADDR \
	WF_PLE_TOP_ERLY_TRM_CTRL0_ADDR
#define WF_PLE_TOP_ERLY_TRM_CTRL0_ERLY_TRM_MPDU_TH_2_MASK      0xFF000000
	/* ERLY_TRM_MPDU_TH_2[31..24] */
#define WF_PLE_TOP_ERLY_TRM_CTRL0_ERLY_TRM_MPDU_TH_2_SHFT      24
#define WF_PLE_TOP_ERLY_TRM_CTRL0_ERLY_TRM_MPDU_TH_1_ADDR \
	WF_PLE_TOP_ERLY_TRM_CTRL0_ADDR
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	/* ERLY_TRM_MPDU_TH_1[23..16] */
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#define WF_PLE_TOP_ERLY_TRM_CTRL0_ERLY_TRM_MPDU_TH_0_ADDR \
	WF_PLE_TOP_ERLY_TRM_CTRL0_ADDR
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	/* ERLY_TRM_MPDU_TH_0[15..8] */
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#define WF_PLE_TOP_ERLY_TRM_CTRL0_ERLY_TRM_EN_ADDR \
	WF_PLE_TOP_ERLY_TRM_CTRL0_ADDR
#define WF_PLE_TOP_ERLY_TRM_CTRL0_ERLY_TRM_EN_MASK             0x00000001
	/* ERLY_TRM_EN[0] */
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#define WF_PLE_TOP_ERLY_TRM_CTRL1_ERLY_TRM_MPDU_TH_6_ADDR \
	WF_PLE_TOP_ERLY_TRM_CTRL1_ADDR
#define WF_PLE_TOP_ERLY_TRM_CTRL1_ERLY_TRM_MPDU_TH_6_MASK      0xFF000000
	/* ERLY_TRM_MPDU_TH_6[31..24] */
#define WF_PLE_TOP_ERLY_TRM_CTRL1_ERLY_TRM_MPDU_TH_6_SHFT      24
#define WF_PLE_TOP_ERLY_TRM_CTRL1_ERLY_TRM_MPDU_TH_5_ADDR \
	WF_PLE_TOP_ERLY_TRM_CTRL1_ADDR
#define WF_PLE_TOP_ERLY_TRM_CTRL1_ERLY_TRM_MPDU_TH_5_MASK      0x00FF0000
	/* ERLY_TRM_MPDU_TH_5[23..16] */
#define WF_PLE_TOP_ERLY_TRM_CTRL1_ERLY_TRM_MPDU_TH_5_SHFT      16
#define WF_PLE_TOP_ERLY_TRM_CTRL1_ERLY_TRM_MPDU_TH_4_ADDR \
	WF_PLE_TOP_ERLY_TRM_CTRL1_ADDR
#define WF_PLE_TOP_ERLY_TRM_CTRL1_ERLY_TRM_MPDU_TH_4_MASK      0x0000FF00
	/* ERLY_TRM_MPDU_TH_4[15..8] */
#define WF_PLE_TOP_ERLY_TRM_CTRL1_ERLY_TRM_MPDU_TH_4_SHFT      8
#define WF_PLE_TOP_ERLY_TRM_CTRL1_ERLY_TRM_MPDU_TH_3_ADDR \
	WF_PLE_TOP_ERLY_TRM_CTRL1_ADDR
#define WF_PLE_TOP_ERLY_TRM_CTRL1_ERLY_TRM_MPDU_TH_3_MASK      0x000000FF
	/* ERLY_TRM_MPDU_TH_3[7..0] */
#define WF_PLE_TOP_ERLY_TRM_CTRL1_ERLY_TRM_MPDU_TH_3_SHFT      0


#define WF_PLE_TOP_DIS_STA_MAP0_DIS_STA_MAP_0_2_ADDR \
	WF_PLE_TOP_DIS_STA_MAP0_ADDR
#define WF_PLE_TOP_DIS_STA_MAP0_DIS_STA_MAP_0_2_MASK           0xFFFF0000
	/* DIS_STA_MAP_0_2[31..16] */
#define WF_PLE_TOP_DIS_STA_MAP0_DIS_STA_MAP_0_2_SHFT           16
#define WF_PLE_TOP_DIS_STA_MAP0_DIS_STA_MAP_0_1_ADDR \
	WF_PLE_TOP_DIS_STA_MAP0_ADDR
#define WF_PLE_TOP_DIS_STA_MAP0_DIS_STA_MAP_0_1_MASK           0x0000FF00
	/* DIS_STA_MAP_0_1[15..8] */
#define WF_PLE_TOP_DIS_STA_MAP0_DIS_STA_MAP_0_1_SHFT           8
#define WF_PLE_TOP_DIS_STA_MAP0_DIS_STA_MAP_0_ADDR \
	WF_PLE_TOP_DIS_STA_MAP0_ADDR
#define WF_PLE_TOP_DIS_STA_MAP0_DIS_STA_MAP_0_MASK             0x000000FF
	/* DIS_STA_MAP_0[7..0] */
#define WF_PLE_TOP_DIS_STA_MAP0_DIS_STA_MAP_0_SHFT             0


#define WF_PLE_TOP_DIS_STA_MAP1_DIS_STA_MAP_1_ADDR \
	WF_PLE_TOP_DIS_STA_MAP1_ADDR
#define WF_PLE_TOP_DIS_STA_MAP1_DIS_STA_MAP_1_MASK             0xFFFFFFFF
	/* DIS_STA_MAP_1[31..0] */
#define WF_PLE_TOP_DIS_STA_MAP1_DIS_STA_MAP_1_SHFT             0


#define WF_PLE_TOP_DIS_STA_MAP2_DIS_STA_MAP_2_ADDR \
	WF_PLE_TOP_DIS_STA_MAP2_ADDR
#define WF_PLE_TOP_DIS_STA_MAP2_DIS_STA_MAP_2_MASK             0xFFFFFFFF
	/* DIS_STA_MAP_2[31..0] */
#define WF_PLE_TOP_DIS_STA_MAP2_DIS_STA_MAP_2_SHFT             0


#define WF_PLE_TOP_DIS_STA_MAP3_DIS_STA_MAP_3_ADDR \
	WF_PLE_TOP_DIS_STA_MAP3_ADDR
#define WF_PLE_TOP_DIS_STA_MAP3_DIS_STA_MAP_3_MASK             0xFFFFFFFF
	/* DIS_STA_MAP_3[31..0] */
#define WF_PLE_TOP_DIS_STA_MAP3_DIS_STA_MAP_3_SHFT             0


#define WF_PLE_TOP_DIS_STA_MAP_EXT0_DIS_STA_MAP_EXT_00_01_ADDR \
	WF_PLE_TOP_DIS_STA_MAP_EXT0_ADDR
#define WF_PLE_TOP_DIS_STA_MAP_EXT0_DIS_STA_MAP_EXT_00_01_MASK 0x000000F0
	/* DIS_STA_MAP_EXT_00_01[7..4] */
#define WF_PLE_TOP_DIS_STA_MAP_EXT0_DIS_STA_MAP_EXT_00_01_SHFT 4
#define WF_PLE_TOP_DIS_STA_MAP_EXT0_DIS_STA_MAP_EXT_00_ADDR \
	WF_PLE_TOP_DIS_STA_MAP_EXT0_ADDR
#define WF_PLE_TOP_DIS_STA_MAP_EXT0_DIS_STA_MAP_EXT_00_MASK    0x0000000F
	/* DIS_STA_MAP_EXT_00[3..0] */
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#define WF_PLE_TOP_STATION_REDIR0_STATION_REDIR_0_2_ADDR \
	WF_PLE_TOP_STATION_REDIR0_ADDR
#define WF_PLE_TOP_STATION_REDIR0_STATION_REDIR_0_2_MASK       0xFFFF0000
	/* STATION_REDIR_0_2[31..16] */
#define WF_PLE_TOP_STATION_REDIR0_STATION_REDIR_0_2_SHFT       16
#define WF_PLE_TOP_STATION_REDIR0_STATION_REDIR_0_1_ADDR \
	WF_PLE_TOP_STATION_REDIR0_ADDR
#define WF_PLE_TOP_STATION_REDIR0_STATION_REDIR_0_1_MASK       0x0000FF00
	/* STATION_REDIR_0_1[15..8] */
#define WF_PLE_TOP_STATION_REDIR0_STATION_REDIR_0_1_SHFT       8
#define WF_PLE_TOP_STATION_REDIR0_STATION_REDIR_0_ADDR \
	WF_PLE_TOP_STATION_REDIR0_ADDR
#define WF_PLE_TOP_STATION_REDIR0_STATION_REDIR_0_MASK         0x000000FF
	/* STATION_REDIR_0[7..0] */
#define WF_PLE_TOP_STATION_REDIR0_STATION_REDIR_0_SHFT         0


#define WF_PLE_TOP_STATION_REDIR1_STATION_REDIR_1_ADDR \
	WF_PLE_TOP_STATION_REDIR1_ADDR
#define WF_PLE_TOP_STATION_REDIR1_STATION_REDIR_1_MASK         0xFFFFFFFF
	/* STATION_REDIR_1[31..0] */
#define WF_PLE_TOP_STATION_REDIR1_STATION_REDIR_1_SHFT         0


#define WF_PLE_TOP_STATION_REDIR2_STATION_REDIR_2_ADDR \
	WF_PLE_TOP_STATION_REDIR2_ADDR
#define WF_PLE_TOP_STATION_REDIR2_STATION_REDIR_2_MASK         0xFFFFFFFF
	/* STATION_REDIR_2[31..0] */
#define WF_PLE_TOP_STATION_REDIR2_STATION_REDIR_2_SHFT         0


#define WF_PLE_TOP_STATION_REDIR3_STATION_REDIR_3_ADDR \
	WF_PLE_TOP_STATION_REDIR3_ADDR
#define WF_PLE_TOP_STATION_REDIR3_STATION_REDIR_3_MASK         0xFFFFFFFF
	/* STATION_REDIR_3[31..0] */
#define WF_PLE_TOP_STATION_REDIR3_STATION_REDIR_3_SHFT         0


#define WF_PLE_TOP_STATION_REDIR_EXT0_STATION_REDIR_EXT_00_01_ADDR \
	WF_PLE_TOP_STATION_REDIR_EXT0_ADDR
#define WF_PLE_TOP_STATION_REDIR_EXT0_STATION_REDIR_EXT_00_01_MASK 0x000000F0
	/* STATION_REDIR_EXT_00_01[7..4] */
#define WF_PLE_TOP_STATION_REDIR_EXT0_STATION_REDIR_EXT_00_01_SHFT 4
#define WF_PLE_TOP_STATION_REDIR_EXT0_STATION_REDIR_EXT_00_ADDR \
	WF_PLE_TOP_STATION_REDIR_EXT0_ADDR
#define WF_PLE_TOP_STATION_REDIR_EXT0_STATION_REDIR_EXT_00_MASK 0x0000000F
	/* STATION_REDIR_EXT_00[3..0] */
#define WF_PLE_TOP_STATION_REDIR_EXT0_STATION_REDIR_EXT_00_SHFT 0


#define WF_PLE_TOP_INT_N9_STS_DBDC1_ENQ_LMAC_INT_ADDR \
	WF_PLE_TOP_INT_N9_STS_ADDR
#define WF_PLE_TOP_INT_N9_STS_DBDC1_ENQ_LMAC_INT_MASK          0x40000000
	/* DBDC1_ENQ_LMAC_INT[30] */
#define WF_PLE_TOP_INT_N9_STS_DBDC1_ENQ_LMAC_INT_SHFT          30
#define WF_PLE_TOP_INT_N9_STS_DBDC1_EMPTY_INT_ADDR \
	WF_PLE_TOP_INT_N9_STS_ADDR
#define WF_PLE_TOP_INT_N9_STS_DBDC1_EMPTY_INT_MASK             0x20000000
	/* DBDC1_EMPTY_INT[29] */
#define WF_PLE_TOP_INT_N9_STS_DBDC1_EMPTY_INT_SHFT             29
#define WF_PLE_TOP_INT_N9_STS_DBDC1_NONEMPTY_INT_ADDR \
	WF_PLE_TOP_INT_N9_STS_ADDR
#define WF_PLE_TOP_INT_N9_STS_DBDC1_NONEMPTY_INT_MASK          0x10000000
	/* DBDC1_NONEMPTY_INT[28] */
#define WF_PLE_TOP_INT_N9_STS_DBDC1_NONEMPTY_INT_SHFT          28
#define WF_PLE_TOP_INT_N9_STS_DBDC0_ENQ_LMAC_INT_ADDR \
	WF_PLE_TOP_INT_N9_STS_ADDR
#define WF_PLE_TOP_INT_N9_STS_DBDC0_ENQ_LMAC_INT_MASK          0x04000000
	/* DBDC0_ENQ_LMAC_INT[26] */
#define WF_PLE_TOP_INT_N9_STS_DBDC0_ENQ_LMAC_INT_SHFT          26
#define WF_PLE_TOP_INT_N9_STS_DBDC0_EMPTY_INT_ADDR \
	WF_PLE_TOP_INT_N9_STS_ADDR
#define WF_PLE_TOP_INT_N9_STS_DBDC0_EMPTY_INT_MASK             0x02000000
	/* DBDC0_EMPTY_INT[25] */
#define WF_PLE_TOP_INT_N9_STS_DBDC0_EMPTY_INT_SHFT             25
#define WF_PLE_TOP_INT_N9_STS_DBDC0_NONEMPTY_INT_ADDR \
	WF_PLE_TOP_INT_N9_STS_ADDR
#define WF_PLE_TOP_INT_N9_STS_DBDC0_NONEMPTY_INT_MASK          0x01000000
	/* DBDC0_NONEMPTY_INT[24] */
#define WF_PLE_TOP_INT_N9_STS_DBDC0_NONEMPTY_INT_SHFT          24
#define WF_PLE_TOP_INT_N9_STS_AC_ENQ_LMAC_INT_ADDR \
	WF_PLE_TOP_INT_N9_STS_ADDR
#define WF_PLE_TOP_INT_N9_STS_AC_ENQ_LMAC_INT_MASK             0x00400000
	/* AC_ENQ_LMAC_INT[22] */
#define WF_PLE_TOP_INT_N9_STS_AC_ENQ_LMAC_INT_SHFT             22
#define WF_PLE_TOP_INT_N9_STS_AC_EMPTY_INT_ADDR \
	WF_PLE_TOP_INT_N9_STS_ADDR
#define WF_PLE_TOP_INT_N9_STS_AC_EMPTY_INT_MASK                0x00200000
	/* AC_EMPTY_INT[21] */
#define WF_PLE_TOP_INT_N9_STS_AC_EMPTY_INT_SHFT                21
#define WF_PLE_TOP_INT_N9_STS_AC_NONEMPTY_INT_ADDR \
	WF_PLE_TOP_INT_N9_STS_ADDR
#define WF_PLE_TOP_INT_N9_STS_AC_NONEMPTY_INT_MASK             0x00100000
	/* AC_NONEMPTY_INT[20] */
#define WF_PLE_TOP_INT_N9_STS_AC_NONEMPTY_INT_SHFT             20
#define WF_PLE_TOP_INT_N9_STS_UMAC_SYSRAM_OUTRAN_ERROR_INT_ADDR \
	WF_PLE_TOP_INT_N9_STS_ADDR
#define WF_PLE_TOP_INT_N9_STS_UMAC_SYSRAM_OUTRAN_ERROR_INT_MASK 0x00040000
	/* UMAC_SYSRAM_OUTRAN_ERROR_INT[18] */
#define WF_PLE_TOP_INT_N9_STS_UMAC_SYSRAM_OUTRAN_ERROR_INT_SHFT 18
#define WF_PLE_TOP_INT_N9_STS_DATA_TOGGLE_ADDR \
	WF_PLE_TOP_INT_N9_STS_ADDR
#define WF_PLE_TOP_INT_N9_STS_DATA_TOGGLE_MASK                 0x00010000
	/* DATA_TOGGLE[16] */
#define WF_PLE_TOP_INT_N9_STS_DATA_TOGGLE_SHFT                 16
#define WF_PLE_TOP_INT_N9_STS_AMSDU_ERROR_INT_ADDR \
	WF_PLE_TOP_INT_N9_STS_ADDR
#define WF_PLE_TOP_INT_N9_STS_AMSDU_ERROR_INT_MASK             0x00008000
	/* AMSDU_ERROR_INT[15] */
#define WF_PLE_TOP_INT_N9_STS_AMSDU_ERROR_INT_SHFT             15
#define WF_PLE_TOP_INT_N9_STS_ERROR_INT_1_ADDR \
	WF_PLE_TOP_INT_N9_STS_ADDR
#define WF_PLE_TOP_INT_N9_STS_ERROR_INT_1_MASK                 0x00004000
	/* ERROR_INT_1[14] */
#define WF_PLE_TOP_INT_N9_STS_ERROR_INT_1_SHFT                 14
#define WF_PLE_TOP_INT_N9_STS_ERROR_INT_ADDR \
	WF_PLE_TOP_INT_N9_STS_ADDR
#define WF_PLE_TOP_INT_N9_STS_ERROR_INT_MASK                   0x00002000
	/* ERROR_INT[13] */
#define WF_PLE_TOP_INT_N9_STS_ERROR_INT_SHFT                   13
#define WF_PLE_TOP_INT_N9_STS_CPU_Q3_NE_ADDR \
	WF_PLE_TOP_INT_N9_STS_ADDR
#define WF_PLE_TOP_INT_N9_STS_CPU_Q3_NE_MASK                   0x00000008
	/* CPU_Q3_NE[3] */
#define WF_PLE_TOP_INT_N9_STS_CPU_Q3_NE_SHFT                   3
#define WF_PLE_TOP_INT_N9_STS_CPU_Q2_NE_ADDR \
	WF_PLE_TOP_INT_N9_STS_ADDR
#define WF_PLE_TOP_INT_N9_STS_CPU_Q2_NE_MASK                   0x00000004
	/* CPU_Q2_NE[2] */
#define WF_PLE_TOP_INT_N9_STS_CPU_Q2_NE_SHFT                   2
#define WF_PLE_TOP_INT_N9_STS_CPU_Q1_NE_ADDR \
	WF_PLE_TOP_INT_N9_STS_ADDR
#define WF_PLE_TOP_INT_N9_STS_CPU_Q1_NE_MASK                   0x00000002
	/* CPU_Q1_NE[1] */
#define WF_PLE_TOP_INT_N9_STS_CPU_Q1_NE_SHFT                   1
#define WF_PLE_TOP_INT_N9_STS_CPU_Q0_NE_ADDR \
	WF_PLE_TOP_INT_N9_STS_ADDR
#define WF_PLE_TOP_INT_N9_STS_CPU_Q0_NE_MASK                   0x00000001
	/* CPU_Q0_NE[0] */
#define WF_PLE_TOP_INT_N9_STS_CPU_Q0_NE_SHFT                   0


#define WF_PLE_TOP_INT_N9_ERR_STS_DRR_STA_WMMID_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_DRR_STA_WMMID_ERR_MASK       0x80000000
	/* DRR_STA_WMMID_ERR[31] */
#define WF_PLE_TOP_INT_N9_ERR_STS_DRR_STA_WMMID_ERR_SHFT       31
#define WF_PLE_TOP_INT_N9_ERR_STS_DRR_STA_WLANID_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_DRR_STA_WLANID_ERR_MASK      0x40000000
	/* DRR_STA_WLANID_ERR[30] */
#define WF_PLE_TOP_INT_N9_ERR_STS_DRR_STA_WLANID_ERR_SHFT      30
#define WF_PLE_TOP_INT_N9_ERR_STS_DRR_CHRG_STA_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_DRR_CHRG_STA_ERR_MASK        0x20000000
	/* DRR_CHRG_STA_ERR[29] */
#define WF_PLE_TOP_INT_N9_ERR_STS_DRR_CHRG_STA_ERR_SHFT        29
#define WF_PLE_TOP_INT_N9_ERR_STS_DRR_RL_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_DRR_RL_ERR_MASK              0x10000000
	/* DRR_RL_ERR[28] */
#define WF_PLE_TOP_INT_N9_ERR_STS_DRR_RL_ERR_SHFT              28
#define WF_PLE_TOP_INT_N9_ERR_STS_DRR_BL_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_DRR_BL_ERR_MASK              0x08000000
	/* DRR_BL_ERR[27] */
#define WF_PLE_TOP_INT_N9_ERR_STS_DRR_BL_ERR_SHFT              27
#define WF_PLE_TOP_INT_N9_ERR_STS_DRR_FL_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_DRR_FL_ERR_MASK              0x04000000
	/* DRR_FL_ERR[26] */
#define WF_PLE_TOP_INT_N9_ERR_STS_DRR_FL_ERR_SHFT              26
#define WF_PLE_TOP_INT_N9_ERR_STS_DRR_SRCH_DBDC1_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_DRR_SRCH_DBDC1_ERR_MASK      0x02000000
	/* DRR_SRCH_DBDC1_ERR[25] */
#define WF_PLE_TOP_INT_N9_ERR_STS_DRR_SRCH_DBDC1_ERR_SHFT      25
#define WF_PLE_TOP_INT_N9_ERR_STS_DRR_SRCH_DBDC0_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_DRR_SRCH_DBDC0_ERR_MASK      0x01000000
	/* DRR_SRCH_DBDC0_ERR[24] */
#define WF_PLE_TOP_INT_N9_ERR_STS_DRR_SRCH_DBDC0_ERR_SHFT      24
#define WF_PLE_TOP_INT_N9_ERR_STS_BN1_TXCMD_HANG_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_BN1_TXCMD_HANG_ERR_MASK      0x00800000
	/* BN1_TXCMD_HANG_ERR[23] */
#define WF_PLE_TOP_INT_N9_ERR_STS_BN1_TXCMD_HANG_ERR_SHFT      23
#define WF_PLE_TOP_INT_N9_ERR_STS_BN0_TXCMD_HANG_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_BN0_TXCMD_HANG_ERR_MASK      0x00400000
	/* BN0_TXCMD_HANG_ERR[22] */
#define WF_PLE_TOP_INT_N9_ERR_STS_BN0_TXCMD_HANG_ERR_SHFT      22
#define WF_PLE_TOP_INT_N9_ERR_STS_BN1_MACTX_HANG_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_BN1_MACTX_HANG_ERR_MASK      0x00200000
	/* BN1_MACTX_HANG_ERR[21] */
#define WF_PLE_TOP_INT_N9_ERR_STS_BN1_MACTX_HANG_ERR_SHFT      21
#define WF_PLE_TOP_INT_N9_ERR_STS_BN0_MACTX_HANG_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_BN0_MACTX_HANG_ERR_MASK      0x00100000
	/* BN0_MACTX_HANG_ERR[20] */
#define WF_PLE_TOP_INT_N9_ERR_STS_BN0_MACTX_HANG_ERR_SHFT      20
#define WF_PLE_TOP_INT_N9_ERR_STS_QSTRUCT_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_QSTRUCT_ERR_MASK             0x00080000
	/* QSTRUCT_ERR[19] */
#define WF_PLE_TOP_INT_N9_ERR_STS_QSTRUCT_ERR_SHFT             19
#define WF_PLE_TOP_INT_N9_ERR_STS_FREE_HEAD_TAIL_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_FREE_HEAD_TAIL_ERR_MASK      0x00040000
	/* FREE_HEAD_TAIL_ERR[18] */
#define WF_PLE_TOP_INT_N9_ERR_STS_FREE_HEAD_TAIL_ERR_SHFT      18
#define WF_PLE_TOP_INT_N9_ERR_STS_LMAC_HANG_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_LMAC_HANG_ERR_MASK           0x00020000
	/* LMAC_HANG_ERR[17] */
#define WF_PLE_TOP_INT_N9_ERR_STS_LMAC_HANG_ERR_SHFT           17
#define WF_PLE_TOP_INT_N9_ERR_STS_CPU_HANG_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_CPU_HANG_ERR_MASK            0x00010000
	/* CPU_HANG_ERR[16] */
#define WF_PLE_TOP_INT_N9_ERR_STS_CPU_HANG_ERR_SHFT            16
#define WF_PLE_TOP_INT_N9_ERR_STS_HIF_HANG_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_HIF_HANG_ERR_MASK            0x00008000
	/* HIF_HANG_ERR[15] */
#define WF_PLE_TOP_INT_N9_ERR_STS_HIF_HANG_ERR_SHFT            15
#define WF_PLE_TOP_INT_N9_ERR_STS_PL_HANG_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_PL_HANG_ERR_MASK             0x00004000
	/* PL_HANG_ERR[14] */
#define WF_PLE_TOP_INT_N9_ERR_STS_PL_HANG_ERR_SHFT             14
#define WF_PLE_TOP_INT_N9_ERR_STS_FL_HANG_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_FL_HANG_ERR_MASK             0x00002000
	/* FL_HANG_ERR[13] */
#define WF_PLE_TOP_INT_N9_ERR_STS_FL_HANG_ERR_SHFT             13
#define WF_PLE_TOP_INT_N9_ERR_STS_DATA_OPER_ERR_P2_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_DATA_OPER_ERR_P2_MASK        0x00001000
	/* DATA_OPER_ERR_P2[12] */
#define WF_PLE_TOP_INT_N9_ERR_STS_DATA_OPER_ERR_P2_SHFT        12
#define WF_PLE_TOP_INT_N9_ERR_STS_DATA_OPER_ERR_P1_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_DATA_OPER_ERR_P1_MASK        0x00000800
	/* DATA_OPER_ERR_P1[11] */
#define WF_PLE_TOP_INT_N9_ERR_STS_DATA_OPER_ERR_P1_SHFT        11
#define WF_PLE_TOP_INT_N9_ERR_STS_DATA_OPER_ERR_P0_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_DATA_OPER_ERR_P0_MASK        0x00000400
	/* DATA_OPER_ERR_P0[10] */
#define WF_PLE_TOP_INT_N9_ERR_STS_DATA_OPER_ERR_P0_SHFT        10
#define WF_PLE_TOP_INT_N9_ERR_STS_MDP_HANG_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_MDP_HANG_ERR_MASK            0x00000100
	/* MDP_HANG_ERR[8] */
#define WF_PLE_TOP_INT_N9_ERR_STS_MDP_HANG_ERR_SHFT            8
#define WF_PLE_TOP_INT_N9_ERR_STS_MDP_D_OPER_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_MDP_D_OPER_ERR_MASK          0x00000080
	/* MDP_D_OPER_ERR[7] */
#define WF_PLE_TOP_INT_N9_ERR_STS_MDP_D_OPER_ERR_SHFT          7
#define WF_PLE_TOP_INT_N9_ERR_STS_DOUBLE_RLS_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_DOUBLE_RLS_ERR_MASK          0x00000040
	/* DOUBLE_RLS_ERR[6] */
#define WF_PLE_TOP_INT_N9_ERR_STS_DOUBLE_RLS_ERR_SHFT          6
#define WF_PLE_TOP_INT_N9_ERR_STS_PAGE_UDF_P2_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_PAGE_UDF_P2_MASK             0x00000020
	/* PAGE_UDF_P2[5] */
#define WF_PLE_TOP_INT_N9_ERR_STS_PAGE_UDF_P2_SHFT             5
#define WF_PLE_TOP_INT_N9_ERR_STS_PAGE_UDF_P1_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_PAGE_UDF_P1_MASK             0x00000010
	/* PAGE_UDF_P1[4] */
#define WF_PLE_TOP_INT_N9_ERR_STS_PAGE_UDF_P1_SHFT             4
#define WF_PLE_TOP_INT_N9_ERR_STS_PAGE_UDF_P0_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_PAGE_UDF_P0_MASK             0x00000008
	/* PAGE_UDF_P0[3] */
#define WF_PLE_TOP_INT_N9_ERR_STS_PAGE_UDF_P0_SHFT             3
#define WF_PLE_TOP_INT_N9_ERR_STS_Q_CMD_ERR_P2_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_Q_CMD_ERR_P2_MASK            0x00000004
	/* Q_CMD_ERR_P2[2] */
#define WF_PLE_TOP_INT_N9_ERR_STS_Q_CMD_ERR_P2_SHFT            2
#define WF_PLE_TOP_INT_N9_ERR_STS_Q_CMD_ERR_P1_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_Q_CMD_ERR_P1_MASK            0x00000002
	/* Q_CMD_ERR_P1[1] */
#define WF_PLE_TOP_INT_N9_ERR_STS_Q_CMD_ERR_P1_SHFT            1
#define WF_PLE_TOP_INT_N9_ERR_STS_Q_CMD_ERR_P0_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_Q_CMD_ERR_P0_MASK            0x00000001
	/* Q_CMD_ERR_P0[0] */
#define WF_PLE_TOP_INT_N9_ERR_STS_Q_CMD_ERR_P0_SHFT            0


#define WF_PLE_TOP_INT_N9_ERR_STS_1_MDP_RDPIOC_HANG_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_1_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_1_MDP_RDPIOC_HANG_ERR_MASK   0x00020000
	/* MDP_RDPIOC_HANG_ERR[17] */
#define WF_PLE_TOP_INT_N9_ERR_STS_1_MDP_RDPIOC_HANG_ERR_SHFT   17
#define WF_PLE_TOP_INT_N9_ERR_STS_1_MDP_TDPIOC_HANG_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_1_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_1_MDP_TDPIOC_HANG_ERR_MASK   0x00010000
	/* MDP_TDPIOC_HANG_ERR[16] */
#define WF_PLE_TOP_INT_N9_ERR_STS_1_MDP_TDPIOC_HANG_ERR_SHFT   16
#define WF_PLE_TOP_INT_N9_ERR_STS_1_UWTBL_HANG_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_1_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_1_UWTBL_HANG_ERR_MASK        0x00000800
	/* UWTBL_HANG_ERR[11] */
#define WF_PLE_TOP_INT_N9_ERR_STS_1_UWTBL_HANG_ERR_SHFT        11
#define WF_PLE_TOP_INT_N9_ERR_STS_1_MDP_RDP_WB_HANG_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_1_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_1_MDP_RDP_WB_HANG_ERR_MASK   0x00000400
	/* MDP_RDP_WB_HANG_ERR[10] */
#define WF_PLE_TOP_INT_N9_ERR_STS_1_MDP_RDP_WB_HANG_ERR_SHFT   10
#define WF_PLE_TOP_INT_N9_ERR_STS_1_SEC1_HANG_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_1_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_1_SEC1_HANG_ERR_MASK         0x00000040
	/* SEC1_HANG_ERR[6] */
#define WF_PLE_TOP_INT_N9_ERR_STS_1_SEC1_HANG_ERR_SHFT         6
#define WF_PLE_TOP_INT_N9_ERR_STS_1_SEC0_HANG_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_1_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_1_SEC0_HANG_ERR_MASK         0x00000020
	/* SEC0_HANG_ERR[5] */
#define WF_PLE_TOP_INT_N9_ERR_STS_1_SEC0_HANG_ERR_SHFT         5
#define WF_PLE_TOP_INT_N9_ERR_STS_1_PF_HANG_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_1_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_1_PF_HANG_ERR_MASK           0x00000010
	/* PF_HANG_ERR[4] */
#define WF_PLE_TOP_INT_N9_ERR_STS_1_PF_HANG_ERR_SHFT           4
#define WF_PLE_TOP_INT_N9_ERR_STS_1_MDP_RIOC_HANG_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_1_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_1_MDP_RIOC_HANG_ERR_MASK     0x00000008
	/* MDP_RIOC_HANG_ERR[3] */
#define WF_PLE_TOP_INT_N9_ERR_STS_1_MDP_RIOC_HANG_ERR_SHFT     3
#define WF_PLE_TOP_INT_N9_ERR_STS_1_MDP_TIOC_HANG_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_1_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_1_MDP_TIOC_HANG_ERR_MASK     0x00000004
	/* MDP_TIOC_HANG_ERR[2] */
#define WF_PLE_TOP_INT_N9_ERR_STS_1_MDP_TIOC_HANG_ERR_SHFT     2
#define WF_PLE_TOP_INT_N9_ERR_STS_1_MDP_RDP_HANG_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_1_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_1_MDP_RDP_HANG_ERR_MASK      0x00000002
	/* MDP_RDP_HANG_ERR[1] */
#define WF_PLE_TOP_INT_N9_ERR_STS_1_MDP_RDP_HANG_ERR_SHFT      1
#define WF_PLE_TOP_INT_N9_ERR_STS_1_BN0_MDP_TDP_HANG_ERR_ADDR \
	WF_PLE_TOP_INT_N9_ERR_STS_1_ADDR
#define WF_PLE_TOP_INT_N9_ERR_STS_1_BN0_MDP_TDP_HANG_ERR_MASK  0x00000001
	/* BN0_MDP_TDP_HANG_ERR[0] */
#define WF_PLE_TOP_INT_N9_ERR_STS_1_BN0_MDP_TDP_HANG_ERR_SHFT  0


#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID3_ENQ_LMAC_INT_ADDR \
	WF_PLE_TOP_N9_BSS_PS_INT_STS_ADDR
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID3_ENQ_LMAC_INT_MASK  0x00080000
	/* BSSID3_ENQ_LMAC_INT[19] */
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID3_ENQ_LMAC_INT_SHFT  19
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID2_ENQ_LMAC_INT_ADDR \
	WF_PLE_TOP_N9_BSS_PS_INT_STS_ADDR
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID2_ENQ_LMAC_INT_MASK  0x00040000
	/* BSSID2_ENQ_LMAC_INT[18] */
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID2_ENQ_LMAC_INT_SHFT  18
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID1_ENQ_LMAC_INT_ADDR \
	WF_PLE_TOP_N9_BSS_PS_INT_STS_ADDR
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID1_ENQ_LMAC_INT_MASK  0x00020000
	/* BSSID1_ENQ_LMAC_INT[17] */
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID1_ENQ_LMAC_INT_SHFT  17
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID0_ENQ_LMAC_INT_ADDR \
	WF_PLE_TOP_N9_BSS_PS_INT_STS_ADDR
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID0_ENQ_LMAC_INT_MASK  0x00010000
	/* BSSID0_ENQ_LMAC_INT[16] */
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID0_ENQ_LMAC_INT_SHFT  16
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BN1_BSSID3_EMPTY_INT_ADDR \
	WF_PLE_TOP_N9_BSS_PS_INT_STS_ADDR
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BN1_BSSID3_EMPTY_INT_MASK 0x00008000
	/* BN1_BSSID3_EMPTY_INT[15] */
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BN1_BSSID3_EMPTY_INT_SHFT 15
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BN1_BSSID2_EMPTY_INT_ADDR \
	WF_PLE_TOP_N9_BSS_PS_INT_STS_ADDR
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BN1_BSSID2_EMPTY_INT_MASK 0x00004000
	/* BN1_BSSID2_EMPTY_INT[14] */
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BN1_BSSID2_EMPTY_INT_SHFT 14
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BN1_BSSID1_EMPTY_INT_ADDR \
	WF_PLE_TOP_N9_BSS_PS_INT_STS_ADDR
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BN1_BSSID1_EMPTY_INT_MASK 0x00002000
	/* BN1_BSSID1_EMPTY_INT[13] */
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BN1_BSSID1_EMPTY_INT_SHFT 13
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BN1_BSSID0_EMPTY_INT_ADDR \
	WF_PLE_TOP_N9_BSS_PS_INT_STS_ADDR
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BN1_BSSID0_EMPTY_INT_MASK 0x00001000
	/* BN1_BSSID0_EMPTY_INT[12] */
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BN1_BSSID0_EMPTY_INT_SHFT 12
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID3_EMPTY_INT_ADDR \
	WF_PLE_TOP_N9_BSS_PS_INT_STS_ADDR
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID3_EMPTY_INT_MASK     0x00000800
	/* BSSID3_EMPTY_INT[11] */
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID3_EMPTY_INT_SHFT     11
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID2_EMPTY_INT_ADDR \
	WF_PLE_TOP_N9_BSS_PS_INT_STS_ADDR
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID2_EMPTY_INT_MASK     0x00000400
	/* BSSID2_EMPTY_INT[10] */
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID2_EMPTY_INT_SHFT     10
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID1_EMPTY_INT_ADDR \
	WF_PLE_TOP_N9_BSS_PS_INT_STS_ADDR
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID1_EMPTY_INT_MASK     0x00000200
	/* BSSID1_EMPTY_INT[9] */
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID1_EMPTY_INT_SHFT     9
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID0_EMPTY_INT_ADDR \
	WF_PLE_TOP_N9_BSS_PS_INT_STS_ADDR
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID0_EMPTY_INT_MASK     0x00000100
	/* BSSID0_EMPTY_INT[8] */
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID0_EMPTY_INT_SHFT     8
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BN1_BSSID3_NONEMPTY_INT_ADDR \
	WF_PLE_TOP_N9_BSS_PS_INT_STS_ADDR
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BN1_BSSID3_NONEMPTY_INT_MASK 0x00000080
	/* BN1_BSSID3_NONEMPTY_INT[7] */
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BN1_BSSID3_NONEMPTY_INT_SHFT 7
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BN1_BSSID2_NONEMPTY_INT_ADDR \
	WF_PLE_TOP_N9_BSS_PS_INT_STS_ADDR
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BN1_BSSID2_NONEMPTY_INT_MASK 0x00000040
	/* BN1_BSSID2_NONEMPTY_INT[6] */
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BN1_BSSID2_NONEMPTY_INT_SHFT 6
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BN1_BSSID1_NONEMPTY_INT_ADDR \
	WF_PLE_TOP_N9_BSS_PS_INT_STS_ADDR
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BN1_BSSID1_NONEMPTY_INT_MASK 0x00000020
	/* BN1_BSSID1_NONEMPTY_INT[5] */
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BN1_BSSID1_NONEMPTY_INT_SHFT 5
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BN1_BSSID0_NONEMPTY_INT_ADDR \
	WF_PLE_TOP_N9_BSS_PS_INT_STS_ADDR
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BN1_BSSID0_NONEMPTY_INT_MASK 0x00000010
	/* BN1_BSSID0_NONEMPTY_INT[4] */
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BN1_BSSID0_NONEMPTY_INT_SHFT 4
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID3_NONEMPTY_INT_ADDR \
	WF_PLE_TOP_N9_BSS_PS_INT_STS_ADDR
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID3_NONEMPTY_INT_MASK  0x00000008
	/* BSSID3_NONEMPTY_INT[3] */
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID3_NONEMPTY_INT_SHFT  3
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID2_NONEMPTY_INT_ADDR \
	WF_PLE_TOP_N9_BSS_PS_INT_STS_ADDR
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID2_NONEMPTY_INT_MASK  0x00000004
	/* BSSID2_NONEMPTY_INT[2] */
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID2_NONEMPTY_INT_SHFT  2
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID1_NONEMPTY_INT_ADDR \
	WF_PLE_TOP_N9_BSS_PS_INT_STS_ADDR
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID1_NONEMPTY_INT_MASK  0x00000002
	/* BSSID1_NONEMPTY_INT[1] */
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID1_NONEMPTY_INT_SHFT  1
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID0_NONEMPTY_INT_ADDR \
	WF_PLE_TOP_N9_BSS_PS_INT_STS_ADDR
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID0_NONEMPTY_INT_MASK  0x00000001
	/* BSSID0_NONEMPTY_INT[0] */
#define WF_PLE_TOP_N9_BSS_PS_INT_STS_BSSID0_NONEMPTY_INT_SHFT  0


#define WF_PLE_TOP_C_GET_FID_0_EXECUTE_ADDR \
	WF_PLE_TOP_C_GET_FID_0_ADDR
#define WF_PLE_TOP_C_GET_FID_0_EXECUTE_MASK                    0x80000000
	/* EXECUTE[31] */
#define WF_PLE_TOP_C_GET_FID_0_EXECUTE_SHFT                    31
#define WF_PLE_TOP_C_GET_FID_0_GET_SRC_QID_ADDR \
	WF_PLE_TOP_C_GET_FID_0_ADDR
#define WF_PLE_TOP_C_GET_FID_0_GET_SRC_QID_MASK                0x7F000000
	/* GET_SRC_QID[30..24] */
#define WF_PLE_TOP_C_GET_FID_0_GET_SRC_QID_SHFT                24
#define WF_PLE_TOP_C_GET_FID_0_GET_FRAME_TYPE_ADDR \
	WF_PLE_TOP_C_GET_FID_0_ADDR
#define WF_PLE_TOP_C_GET_FID_0_GET_FRAME_TYPE_MASK             0x000F0000
	/* GET_FRAME_TYPE[19..16] */
#define WF_PLE_TOP_C_GET_FID_0_GET_FRAME_TYPE_SHFT             16
#define WF_PLE_TOP_C_GET_FID_0_GET_SRC_PID_ADDR \
	WF_PLE_TOP_C_GET_FID_0_ADDR
#define WF_PLE_TOP_C_GET_FID_0_GET_SRC_PID_MASK                0x0000C000
	/* GET_SRC_PID[15..14] */
#define WF_PLE_TOP_C_GET_FID_0_GET_SRC_PID_SHFT                14
#define WF_PLE_TOP_C_GET_FID_0_GET_SRC_TGID_ADDR \
	WF_PLE_TOP_C_GET_FID_0_ADDR
#define WF_PLE_TOP_C_GET_FID_0_GET_SRC_TGID_MASK               0x00003000
	/* GET_SRC_TGID[13..12] */
#define WF_PLE_TOP_C_GET_FID_0_GET_SRC_TGID_SHFT               12
#define WF_PLE_TOP_C_GET_FID_0_GET_SRC_WLANID_ADDR \
	WF_PLE_TOP_C_GET_FID_0_ADDR
#define WF_PLE_TOP_C_GET_FID_0_GET_SRC_WLANID_MASK             0x00000FFF
	/* GET_SRC_WLANID[11..0] */
#define WF_PLE_TOP_C_GET_FID_0_GET_SRC_WLANID_SHFT             0


#define WF_PLE_TOP_C_GET_FID_1_END_ADDR \
	WF_PLE_TOP_C_GET_FID_1_ADDR
#define WF_PLE_TOP_C_GET_FID_1_END_MASK                        0x00008000
	/* END[15] */
#define WF_PLE_TOP_C_GET_FID_1_END_SHFT                        15
#define WF_PLE_TOP_C_GET_FID_1_GET_RETURN_FID_ADDR \
	WF_PLE_TOP_C_GET_FID_1_ADDR
#define WF_PLE_TOP_C_GET_FID_1_GET_RETURN_FID_MASK             0x00000FFF
	/* GET_RETURN_FID[11..0] */
#define WF_PLE_TOP_C_GET_FID_1_GET_RETURN_FID_SHFT             0


#define WF_PLE_TOP_TO_N9_INT_TOGGLE_ADDR \
	WF_PLE_TOP_TO_N9_INT_ADDR
#define WF_PLE_TOP_TO_N9_INT_TOGGLE_MASK                       0x80000000
	/* TOGGLE[31] */
#define WF_PLE_TOP_TO_N9_INT_TOGGLE_SHFT                       31
#define WF_PLE_TOP_TO_N9_INT_CR4_CMD_ADDR \
	WF_PLE_TOP_TO_N9_INT_ADDR
#define WF_PLE_TOP_TO_N9_INT_CR4_CMD_MASK                      0x7FFFFFFF
	/* CR4_CMD[30..0] */
#define WF_PLE_TOP_TO_N9_INT_CR4_CMD_SHFT                      0


#define WF_PLE_TOP_C_EN_QUEUE_0_EXECUTE_ADDR \
	WF_PLE_TOP_C_EN_QUEUE_0_ADDR
#define WF_PLE_TOP_C_EN_QUEUE_0_EXECUTE_MASK                   0x80000000
	/* EXECUTE[31] */
#define WF_PLE_TOP_C_EN_QUEUE_0_EXECUTE_SHFT                   31
#define WF_PLE_TOP_C_EN_QUEUE_0_ENQ_DST_QID_ADDR \
	WF_PLE_TOP_C_EN_QUEUE_0_ADDR
#define WF_PLE_TOP_C_EN_QUEUE_0_ENQ_DST_QID_MASK               0x7F000000
	/* ENQ_DST_QID[30..24] */
#define WF_PLE_TOP_C_EN_QUEUE_0_ENQ_DST_QID_SHFT               24
#define WF_PLE_TOP_C_EN_QUEUE_0_DELAY_ENQ_ADDR \
	WF_PLE_TOP_C_EN_QUEUE_0_ADDR
#define WF_PLE_TOP_C_EN_QUEUE_0_DELAY_ENQ_MASK                 0x00800000
	/* DELAY_ENQ[23] */
#define WF_PLE_TOP_C_EN_QUEUE_0_DELAY_ENQ_SHFT                 23
#define WF_PLE_TOP_C_EN_QUEUE_0_SUB_TYPE_ADDR \
	WF_PLE_TOP_C_EN_QUEUE_0_ADDR
#define WF_PLE_TOP_C_EN_QUEUE_0_SUB_TYPE_MASK                  0x000F0000
	/* SUB_TYPE[19..16] */
#define WF_PLE_TOP_C_EN_QUEUE_0_SUB_TYPE_SHFT                  16
#define WF_PLE_TOP_C_EN_QUEUE_0_DST_PID_ADDR \
	WF_PLE_TOP_C_EN_QUEUE_0_ADDR
#define WF_PLE_TOP_C_EN_QUEUE_0_DST_PID_MASK                   0x0000C000
	/* DST_PID[15..14] */
#define WF_PLE_TOP_C_EN_QUEUE_0_DST_PID_SHFT                   14
#define WF_PLE_TOP_C_EN_QUEUE_0_DST_TGID_ADDR \
	WF_PLE_TOP_C_EN_QUEUE_0_ADDR
#define WF_PLE_TOP_C_EN_QUEUE_0_DST_TGID_MASK                  0x00003000
	/* DST_TGID[13..12] */
#define WF_PLE_TOP_C_EN_QUEUE_0_DST_TGID_SHFT                  12
#define WF_PLE_TOP_C_EN_QUEUE_0_DST_WLANID_ADDR \
	WF_PLE_TOP_C_EN_QUEUE_0_ADDR
#define WF_PLE_TOP_C_EN_QUEUE_0_DST_WLANID_MASK                0x00000FFF
	/* DST_WLANID[11..0] */
#define WF_PLE_TOP_C_EN_QUEUE_0_DST_WLANID_SHFT                0


#define WF_PLE_TOP_C_EN_QUEUE_1_CUR_LIST_FID_END_ADDR \
	WF_PLE_TOP_C_EN_QUEUE_1_ADDR
#define WF_PLE_TOP_C_EN_QUEUE_1_CUR_LIST_FID_END_MASK          0x0FFF0000
	/* CUR_LIST_FID_END[27..16] */
#define WF_PLE_TOP_C_EN_QUEUE_1_CUR_LIST_FID_END_SHFT          16
#define WF_PLE_TOP_C_EN_QUEUE_1_CUR_LIST_FID_START_ADDR \
	WF_PLE_TOP_C_EN_QUEUE_1_ADDR
#define WF_PLE_TOP_C_EN_QUEUE_1_CUR_LIST_FID_START_MASK        0x00000FFF
	/* CUR_LIST_FID_START[11..0] */
#define WF_PLE_TOP_C_EN_QUEUE_1_CUR_LIST_FID_START_SHFT        0


#define WF_PLE_TOP_C_EN_QUEUE_2_TARGET_FID_ADDR \
	WF_PLE_TOP_C_EN_QUEUE_2_ADDR
#define WF_PLE_TOP_C_EN_QUEUE_2_TARGET_FID_MASK                0x00000FFF
	/* TARGET_FID[11..0] */
#define WF_PLE_TOP_C_EN_QUEUE_2_TARGET_FID_SHFT                0


#define WF_PLE_TOP_C_DE_QUEUE_0_EXECUTE_ADDR \
	WF_PLE_TOP_C_DE_QUEUE_0_ADDR
#define WF_PLE_TOP_C_DE_QUEUE_0_EXECUTE_MASK                   0x80000000
	/* EXECUTE[31] */
#define WF_PLE_TOP_C_DE_QUEUE_0_EXECUTE_SHFT                   31
#define WF_PLE_TOP_C_DE_QUEUE_0_SRC_QID_ADDR \
	WF_PLE_TOP_C_DE_QUEUE_0_ADDR
#define WF_PLE_TOP_C_DE_QUEUE_0_SRC_QID_MASK                   0x7F000000
	/* SRC_QID[30..24] */
#define WF_PLE_TOP_C_DE_QUEUE_0_SRC_QID_SHFT                   24
#define WF_PLE_TOP_C_DE_QUEUE_0_ENQ_VLD_ADDR \
	WF_PLE_TOP_C_DE_QUEUE_0_ADDR
#define WF_PLE_TOP_C_DE_QUEUE_0_ENQ_VLD_MASK                   0x00800000
	/* ENQ_VLD[23] */
#define WF_PLE_TOP_C_DE_QUEUE_0_ENQ_VLD_SHFT                   23
#define WF_PLE_TOP_C_DE_QUEUE_0_ENQ_SUB_TYPE_ADDR \
	WF_PLE_TOP_C_DE_QUEUE_0_ADDR
#define WF_PLE_TOP_C_DE_QUEUE_0_ENQ_SUB_TYPE_MASK              0x00700000
	/* ENQ_SUB_TYPE[22..20] */
#define WF_PLE_TOP_C_DE_QUEUE_0_ENQ_SUB_TYPE_SHFT              20
#define WF_PLE_TOP_C_DE_QUEUE_0_DEQ_SUB_TYPE_ADDR \
	WF_PLE_TOP_C_DE_QUEUE_0_ADDR
#define WF_PLE_TOP_C_DE_QUEUE_0_DEQ_SUB_TYPE_MASK              0x000F0000
	/* DEQ_SUB_TYPE[19..16] */
#define WF_PLE_TOP_C_DE_QUEUE_0_DEQ_SUB_TYPE_SHFT              16
#define WF_PLE_TOP_C_DE_QUEUE_0_SRC_PID_ADDR \
	WF_PLE_TOP_C_DE_QUEUE_0_ADDR
#define WF_PLE_TOP_C_DE_QUEUE_0_SRC_PID_MASK                   0x0000C000
	/* SRC_PID[15..14] */
#define WF_PLE_TOP_C_DE_QUEUE_0_SRC_PID_SHFT                   14
#define WF_PLE_TOP_C_DE_QUEUE_0_SRC_TGID_ADDR \
	WF_PLE_TOP_C_DE_QUEUE_0_ADDR
#define WF_PLE_TOP_C_DE_QUEUE_0_SRC_TGID_MASK                  0x00003000
	/* SRC_TGID[13..12] */
#define WF_PLE_TOP_C_DE_QUEUE_0_SRC_TGID_SHFT                  12
#define WF_PLE_TOP_C_DE_QUEUE_0_SRC_WLANID_ADDR \
	WF_PLE_TOP_C_DE_QUEUE_0_ADDR
#define WF_PLE_TOP_C_DE_QUEUE_0_SRC_WLANID_MASK                0x00000FFF
	/* SRC_WLANID[11..0] */
#define WF_PLE_TOP_C_DE_QUEUE_0_SRC_WLANID_SHFT                0


#define WF_PLE_TOP_C_DE_QUEUE_1_CUR_LIST_FID_END_ADDR \
	WF_PLE_TOP_C_DE_QUEUE_1_ADDR
#define WF_PLE_TOP_C_DE_QUEUE_1_CUR_LIST_FID_END_MASK          0x0FFF0000
	/* CUR_LIST_FID_END[27..16] */
#define WF_PLE_TOP_C_DE_QUEUE_1_CUR_LIST_FID_END_SHFT          16
#define WF_PLE_TOP_C_DE_QUEUE_1_CUR_LIST_FID_START_ADDR \
	WF_PLE_TOP_C_DE_QUEUE_1_ADDR
#define WF_PLE_TOP_C_DE_QUEUE_1_CUR_LIST_FID_START_MASK        0x00000FFF
	/* CUR_LIST_FID_START[11..0] */
#define WF_PLE_TOP_C_DE_QUEUE_1_CUR_LIST_FID_START_SHFT        0


#define WF_PLE_TOP_C_DE_QUEUE_2_DEQ_ENQ_DST_QID_ADDR \
	WF_PLE_TOP_C_DE_QUEUE_2_ADDR
#define WF_PLE_TOP_C_DE_QUEUE_2_DEQ_ENQ_DST_QID_MASK           0x7F000000
	/* DEQ_ENQ_DST_QID[30..24] */
#define WF_PLE_TOP_C_DE_QUEUE_2_DEQ_ENQ_DST_QID_SHFT           24
#define WF_PLE_TOP_C_DE_QUEUE_2_DEQ_ENQ_DST_PID_ADDR \
	WF_PLE_TOP_C_DE_QUEUE_2_ADDR
#define WF_PLE_TOP_C_DE_QUEUE_2_DEQ_ENQ_DST_PID_MASK           0x0000C000
	/* DEQ_ENQ_DST_PID[15..14] */
#define WF_PLE_TOP_C_DE_QUEUE_2_DEQ_ENQ_DST_PID_SHFT           14
#define WF_PLE_TOP_C_DE_QUEUE_2_DEQ_ENQ_DST_TGID_ADDR \
	WF_PLE_TOP_C_DE_QUEUE_2_ADDR
#define WF_PLE_TOP_C_DE_QUEUE_2_DEQ_ENQ_DST_TGID_MASK          0x00003000
	/* DEQ_ENQ_DST_TGID[13..12] */
#define WF_PLE_TOP_C_DE_QUEUE_2_DEQ_ENQ_DST_TGID_SHFT          12
#define WF_PLE_TOP_C_DE_QUEUE_2_DEQ_ENQ_DST_WLANID_ADDR \
	WF_PLE_TOP_C_DE_QUEUE_2_ADDR
#define WF_PLE_TOP_C_DE_QUEUE_2_DEQ_ENQ_DST_WLANID_MASK        0x00000FFF
	/* DEQ_ENQ_DST_WLANID[11..0] */
#define WF_PLE_TOP_C_DE_QUEUE_2_DEQ_ENQ_DST_WLANID_SHFT        0


#define WF_PLE_TOP_C_DE_QUEUE_3_BUSY_ADDR \
	WF_PLE_TOP_C_DE_QUEUE_3_ADDR
#define WF_PLE_TOP_C_DE_QUEUE_3_BUSY_MASK                      0x80000000
	/* BUSY[31] */
#define WF_PLE_TOP_C_DE_QUEUE_3_BUSY_SHFT                      31
#define WF_PLE_TOP_C_DE_QUEUE_3_DEQUEUE_ERROR_ADDR \
	WF_PLE_TOP_C_DE_QUEUE_3_ADDR
#define WF_PLE_TOP_C_DE_QUEUE_3_DEQUEUE_ERROR_MASK             0x40000000
	/* DEQUEUE_ERROR[30] */
#define WF_PLE_TOP_C_DE_QUEUE_3_DEQUEUE_ERROR_SHFT             30
#define WF_PLE_TOP_C_DE_QUEUE_3_DEQ_TAIL_FID_ADDR \
	WF_PLE_TOP_C_DE_QUEUE_3_ADDR
#define WF_PLE_TOP_C_DE_QUEUE_3_DEQ_TAIL_FID_MASK              0x0FFF0000
	/* DEQ_TAIL_FID[27..16] */
#define WF_PLE_TOP_C_DE_QUEUE_3_DEQ_TAIL_FID_SHFT              16
#define WF_PLE_TOP_C_DE_QUEUE_3_DEQ_EMPTY_ADDR \
	WF_PLE_TOP_C_DE_QUEUE_3_ADDR
#define WF_PLE_TOP_C_DE_QUEUE_3_DEQ_EMPTY_MASK                 0x00008000
	/* DEQ_EMPTY[15] */
#define WF_PLE_TOP_C_DE_QUEUE_3_DEQ_EMPTY_SHFT                 15
#define WF_PLE_TOP_C_DE_QUEUE_3_DEQ_HEAD_FID_ADDR \
	WF_PLE_TOP_C_DE_QUEUE_3_ADDR
#define WF_PLE_TOP_C_DE_QUEUE_3_DEQ_HEAD_FID_MASK              0x00000FFF
	/* DEQ_HEAD_FID[11..0] */
#define WF_PLE_TOP_C_DE_QUEUE_3_DEQ_HEAD_FID_SHFT              0


#define WF_PLE_TOP_C_DE_QUEUE_4_DEQ_ENQ_REF_FID_ADDR \
	WF_PLE_TOP_C_DE_QUEUE_4_ADDR
#define WF_PLE_TOP_C_DE_QUEUE_4_DEQ_ENQ_REF_FID_MASK           0x00000FFF
	/* DEQ_ENQ_REF_FID[11..0] */
#define WF_PLE_TOP_C_DE_QUEUE_4_DEQ_ENQ_REF_FID_SHFT           0


#define WF_PLE_TOP_ALLOCATE_0_EXECUTE_ADDR \
	WF_PLE_TOP_ALLOCATE_0_ADDR
#define WF_PLE_TOP_ALLOCATE_0_EXECUTE_MASK                     0x80000000
	/* EXECUTE[31] */
#define WF_PLE_TOP_ALLOCATE_0_EXECUTE_SHFT                     31
#define WF_PLE_TOP_ALLOCATE_0_CPU_TXD_TGID_ADDR \
	WF_PLE_TOP_ALLOCATE_0_ADDR
#define WF_PLE_TOP_ALLOCATE_0_CPU_TXD_TGID_MASK                0x30000000
	/* CPU_TXD_TGID[29..28] */
#define WF_PLE_TOP_ALLOCATE_0_CPU_TXD_TGID_SHFT                28
#define WF_PLE_TOP_ALLOCATE_0_CPU_TXD_TID_ADDR \
	WF_PLE_TOP_ALLOCATE_0_ADDR
#define WF_PLE_TOP_ALLOCATE_0_CPU_TXD_TID_MASK                 0x0F000000
	/* CPU_TXD_TID[27..24] */
#define WF_PLE_TOP_ALLOCATE_0_CPU_TXD_TID_SHFT                 24
#define WF_PLE_TOP_ALLOCATE_0_CPU_TXD_SRC_ADDR \
	WF_PLE_TOP_ALLOCATE_0_ADDR
#define WF_PLE_TOP_ALLOCATE_0_CPU_TXD_SRC_MASK                 0x00C00000
	/* CPU_TXD_SRC[23..22] */
#define WF_PLE_TOP_ALLOCATE_0_CPU_TXD_SRC_SHFT                 22
#define WF_PLE_TOP_ALLOCATE_0_ALLOCATE_QID_ADDR \
	WF_PLE_TOP_ALLOCATE_0_ADDR
#define WF_PLE_TOP_ALLOCATE_0_ALLOCATE_QID_MASK                0x001F0000
	/* ALLOCATE_QID[20..16] */
#define WF_PLE_TOP_ALLOCATE_0_ALLOCATE_QID_SHFT                16
#define WF_PLE_TOP_ALLOCATE_0_ALLOCATE_FRAME_LENGTH_ADDR \
	WF_PLE_TOP_ALLOCATE_0_ADDR
#define WF_PLE_TOP_ALLOCATE_0_ALLOCATE_FRAME_LENGTH_MASK       0x00003FFF
	/* ALLOCATE_FRAME_LENGTH[13..0] */
#define WF_PLE_TOP_ALLOCATE_0_ALLOCATE_FRAME_LENGTH_SHFT       0


#define WF_PLE_TOP_ALLOCATE_1_EXECUTE_ADDR \
	WF_PLE_TOP_ALLOCATE_1_ADDR
#define WF_PLE_TOP_ALLOCATE_1_EXECUTE_MASK                     0x80000000
	/* EXECUTE[31] */
#define WF_PLE_TOP_ALLOCATE_1_EXECUTE_SHFT                     31
#define WF_PLE_TOP_ALLOCATE_1_ALLOCATE_FID_ADDR \
	WF_PLE_TOP_ALLOCATE_1_ADDR
#define WF_PLE_TOP_ALLOCATE_1_ALLOCATE_FID_MASK                0x00000FFF
	/* ALLOCATE_FID[11..0] */
#define WF_PLE_TOP_ALLOCATE_1_ALLOCATE_FID_SHFT                0


#define WF_PLE_TOP_ALLOCATE_2_CPU_TXD_AGG_EN_ADDR \
	WF_PLE_TOP_ALLOCATE_2_ADDR
#define WF_PLE_TOP_ALLOCATE_2_CPU_TXD_AGG_EN_MASK              0x80000000
	/* CPU_TXD_AGG_EN[31] */
#define WF_PLE_TOP_ALLOCATE_2_CPU_TXD_AGG_EN_SHFT              31
#define WF_PLE_TOP_ALLOCATE_2_CPU_TXD_TXCNT_ADDR \
	WF_PLE_TOP_ALLOCATE_2_ADDR
#define WF_PLE_TOP_ALLOCATE_2_CPU_TXD_TXCNT_MASK               0x7C000000
	/* CPU_TXD_TXCNT[30..26] */
#define WF_PLE_TOP_ALLOCATE_2_CPU_TXD_TXCNT_SHFT               26
#define WF_PLE_TOP_ALLOCATE_2_CPU_PKT_FT_ADDR \
	WF_PLE_TOP_ALLOCATE_2_ADDR
#define WF_PLE_TOP_ALLOCATE_2_CPU_PKT_FT_MASK                  0x03000000
	/* CPU_PKT_FT[25..24] */
#define WF_PLE_TOP_ALLOCATE_2_CPU_PKT_FT_SHFT                  24
#define WF_PLE_TOP_ALLOCATE_2_CPU_MSDU_ID0_bit15_8_ADDR \
	WF_PLE_TOP_ALLOCATE_2_ADDR
#define WF_PLE_TOP_ALLOCATE_2_CPU_MSDU_ID0_bit15_8_MASK        0x00FF0000
	/* CPU_MSDU_ID0_bit15_8[23..16] */
#define WF_PLE_TOP_ALLOCATE_2_CPU_MSDU_ID0_bit15_8_SHFT        16
#define WF_PLE_TOP_ALLOCATE_2_CPU_TXBYTE_COUNT_ADDR \
	WF_PLE_TOP_ALLOCATE_2_ADDR
#define WF_PLE_TOP_ALLOCATE_2_CPU_TXBYTE_COUNT_MASK            0x0000FFFF
	/* CPU_TXBYTE_COUNT[15..0] */
#define WF_PLE_TOP_ALLOCATE_2_CPU_TXBYTE_COUNT_SHFT            0


#define WF_PLE_TOP_QUEUE_EMPTY_RLS_Q_EMTPY_ADDR \
	WF_PLE_TOP_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_QUEUE_EMPTY_RLS_Q_EMTPY_MASK                0x80000000
	/* RLS_Q_EMTPY[31] */
#define WF_PLE_TOP_QUEUE_EMPTY_RLS_Q_EMTPY_SHFT                31
#define WF_PLE_TOP_QUEUE_EMPTY_RLS2_Q_EMTPY_ADDR \
	WF_PLE_TOP_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_QUEUE_EMPTY_RLS2_Q_EMTPY_MASK               0x40000000
	/* RLS2_Q_EMTPY[30] */
#define WF_PLE_TOP_QUEUE_EMPTY_RLS2_Q_EMTPY_SHFT               30
#define WF_PLE_TOP_QUEUE_EMPTY_RLS3_Q_EMTPY_ADDR \
	WF_PLE_TOP_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_QUEUE_EMPTY_RLS3_Q_EMTPY_MASK               0x20000000
	/* RLS3_Q_EMTPY[29] */
#define WF_PLE_TOP_QUEUE_EMPTY_RLS3_Q_EMTPY_SHFT               29
#define WF_PLE_TOP_QUEUE_EMPTY_RLS4_Q_EMTPY_ADDR \
	WF_PLE_TOP_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_QUEUE_EMPTY_RLS4_Q_EMTPY_MASK               0x10000000
	/* RLS4_Q_EMTPY[28] */
#define WF_PLE_TOP_QUEUE_EMPTY_RLS4_Q_EMTPY_SHFT               28
#define WF_PLE_TOP_QUEUE_EMPTY_ALL_AC_EMPTY_ADDR \
	WF_PLE_TOP_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_QUEUE_EMPTY_ALL_AC_EMPTY_MASK               0x01000000
	/* ALL_AC_EMPTY[24] */
#define WF_PLE_TOP_QUEUE_EMPTY_ALL_AC_EMPTY_SHFT               24
#define WF_PLE_TOP_QUEUE_EMPTY_AMSDU_PNSN_EMPTY_ADDR \
	WF_PLE_TOP_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_QUEUE_EMPTY_AMSDU_PNSN_EMPTY_MASK           0x00200000
	/* AMSDU_PNSN_EMPTY[21] */
#define WF_PLE_TOP_QUEUE_EMPTY_AMSDU_PNSN_EMPTY_SHFT           21
#define WF_PLE_TOP_QUEUE_EMPTY_FIX_FID_EMPTY_ADDR \
	WF_PLE_TOP_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_QUEUE_EMPTY_FIX_FID_EMPTY_MASK              0x00100000
	/* FIX_FID_EMPTY[20] */
#define WF_PLE_TOP_QUEUE_EMPTY_FIX_FID_EMPTY_SHFT              20
#define WF_PLE_TOP_QUEUE_EMPTY_NBCN_EMPTY_ADDR \
	WF_PLE_TOP_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_QUEUE_EMPTY_NBCN_EMPTY_MASK                 0x00020000
	/* NBCN_EMPTY[17] */
#define WF_PLE_TOP_QUEUE_EMPTY_NBCN_EMPTY_SHFT                 17
#define WF_PLE_TOP_QUEUE_EMPTY_NAF_EMPTY_ADDR \
	WF_PLE_TOP_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_QUEUE_EMPTY_NAF_EMPTY_MASK                  0x00010000
	/* NAF_EMPTY[16] */
#define WF_PLE_TOP_QUEUE_EMPTY_NAF_EMPTY_SHFT                  16
#define WF_PLE_TOP_QUEUE_EMPTY_PSMP_1_EMPTY_ADDR \
	WF_PLE_TOP_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_QUEUE_EMPTY_PSMP_1_EMPTY_MASK               0x00000800
	/* PSMP_1_EMPTY[11] */
#define WF_PLE_TOP_QUEUE_EMPTY_PSMP_1_EMPTY_SHFT               11
#define WF_PLE_TOP_QUEUE_EMPTY_BCN_1_EMPTY_ADDR \
	WF_PLE_TOP_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_QUEUE_EMPTY_BCN_1_EMPTY_MASK                0x00000400
	/* BCN_1_EMPTY[10] */
#define WF_PLE_TOP_QUEUE_EMPTY_BCN_1_EMPTY_SHFT                10
#define WF_PLE_TOP_QUEUE_EMPTY_BMC_1_EMPTY_ADDR \
	WF_PLE_TOP_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_QUEUE_EMPTY_BMC_1_EMPTY_MASK                0x00000200
	/* BMC_1_EMPTY[9] */
#define WF_PLE_TOP_QUEUE_EMPTY_BMC_1_EMPTY_SHFT                9
#define WF_PLE_TOP_QUEUE_EMPTY_ALTX_1_EMPTY_ADDR \
	WF_PLE_TOP_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_QUEUE_EMPTY_ALTX_1_EMPTY_MASK               0x00000100
	/* ALTX_1_EMPTY[8] */
#define WF_PLE_TOP_QUEUE_EMPTY_ALTX_1_EMPTY_SHFT               8
#define WF_PLE_TOP_QUEUE_EMPTY_PSMP_0_EMPTY_ADDR \
	WF_PLE_TOP_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_QUEUE_EMPTY_PSMP_0_EMPTY_MASK               0x00000080
	/* PSMP_0_EMPTY[7] */
#define WF_PLE_TOP_QUEUE_EMPTY_PSMP_0_EMPTY_SHFT               7
#define WF_PLE_TOP_QUEUE_EMPTY_BCN_0_EMPTY_ADDR \
	WF_PLE_TOP_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_QUEUE_EMPTY_BCN_0_EMPTY_MASK                0x00000040
	/* BCN_0_EMPTY[6] */
#define WF_PLE_TOP_QUEUE_EMPTY_BCN_0_EMPTY_SHFT                6
#define WF_PLE_TOP_QUEUE_EMPTY_BMC_0_EMPTY_ADDR \
	WF_PLE_TOP_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_QUEUE_EMPTY_BMC_0_EMPTY_MASK                0x00000020
	/* BMC_0_EMPTY[5] */
#define WF_PLE_TOP_QUEUE_EMPTY_BMC_0_EMPTY_SHFT                5
#define WF_PLE_TOP_QUEUE_EMPTY_ALTX_0_EMPTY_ADDR \
	WF_PLE_TOP_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_QUEUE_EMPTY_ALTX_0_EMPTY_MASK               0x00000010
	/* ALTX_0_EMPTY[4] */
#define WF_PLE_TOP_QUEUE_EMPTY_ALTX_0_EMPTY_SHFT               4
#define WF_PLE_TOP_QUEUE_EMPTY_CPU_Q3_EMPTY_ADDR \
	WF_PLE_TOP_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_QUEUE_EMPTY_CPU_Q3_EMPTY_MASK               0x00000008
	/* CPU_Q3_EMPTY[3] */
#define WF_PLE_TOP_QUEUE_EMPTY_CPU_Q3_EMPTY_SHFT               3
#define WF_PLE_TOP_QUEUE_EMPTY_CPU_Q2_EMPTY_ADDR \
	WF_PLE_TOP_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_QUEUE_EMPTY_CPU_Q2_EMPTY_MASK               0x00000004
	/* CPU_Q2_EMPTY[2] */
#define WF_PLE_TOP_QUEUE_EMPTY_CPU_Q2_EMPTY_SHFT               2
#define WF_PLE_TOP_QUEUE_EMPTY_CPU_Q1_EMPTY_ADDR \
	WF_PLE_TOP_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_QUEUE_EMPTY_CPU_Q1_EMPTY_MASK               0x00000002
	/* CPU_Q1_EMPTY[1] */
#define WF_PLE_TOP_QUEUE_EMPTY_CPU_Q1_EMPTY_SHFT               1
#define WF_PLE_TOP_QUEUE_EMPTY_CPU_Q0_EMPTY_ADDR \
	WF_PLE_TOP_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_QUEUE_EMPTY_CPU_Q0_EMPTY_MASK               0x00000001
	/* CPU_Q0_EMPTY[0] */
#define WF_PLE_TOP_QUEUE_EMPTY_CPU_Q0_EMPTY_SHFT               0


#define WF_PLE_TOP_TXD_QUEUE_EMPTY_NBCN_EMPTY_ADDR \
	WF_PLE_TOP_TXD_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_TXD_QUEUE_EMPTY_NBCN_EMPTY_MASK             0x00200000
	/* NBCN_EMPTY[21] */
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#define WF_PLE_TOP_TXD_QUEUE_EMPTY_NAF_EMPTY_ADDR \
	WF_PLE_TOP_TXD_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_TXD_QUEUE_EMPTY_NAF_EMPTY_MASK              0x00100000
	/* NAF_EMPTY[20] */
#define WF_PLE_TOP_TXD_QUEUE_EMPTY_NAF_EMPTY_SHFT              20
#define WF_PLE_TOP_TXD_QUEUE_EMPTY_PSMP_EMPTY_ADDR \
	WF_PLE_TOP_TXD_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_TXD_QUEUE_EMPTY_PSMP_EMPTY_MASK             0x00080000
	/* PSMP_EMPTY[19] */
#define WF_PLE_TOP_TXD_QUEUE_EMPTY_PSMP_EMPTY_SHFT             19
#define WF_PLE_TOP_TXD_QUEUE_EMPTY_BCN_EMPTY_ADDR \
	WF_PLE_TOP_TXD_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_TXD_QUEUE_EMPTY_BCN_EMPTY_MASK              0x00040000
	/* BCN_EMPTY[18] */
#define WF_PLE_TOP_TXD_QUEUE_EMPTY_BCN_EMPTY_SHFT              18
#define WF_PLE_TOP_TXD_QUEUE_EMPTY_BMC_EMPTY_ADDR \
	WF_PLE_TOP_TXD_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_TXD_QUEUE_EMPTY_BMC_EMPTY_MASK              0x00020000
	/* BMC_EMPTY[17] */
#define WF_PLE_TOP_TXD_QUEUE_EMPTY_BMC_EMPTY_SHFT              17
#define WF_PLE_TOP_TXD_QUEUE_EMPTY_ALTX_EMPTY_ADDR \
	WF_PLE_TOP_TXD_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_TXD_QUEUE_EMPTY_ALTX_EMPTY_MASK             0x00010000
	/* ALTX_EMPTY[16] */
#define WF_PLE_TOP_TXD_QUEUE_EMPTY_ALTX_EMPTY_SHFT             16
#define WF_PLE_TOP_TXD_QUEUE_EMPTY_AC33_EMPTY_ADDR \
	WF_PLE_TOP_TXD_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_TXD_QUEUE_EMPTY_AC33_EMPTY_MASK             0x00008000
	/* AC33_EMPTY[15] */
#define WF_PLE_TOP_TXD_QUEUE_EMPTY_AC33_EMPTY_SHFT             15
#define WF_PLE_TOP_TXD_QUEUE_EMPTY_AC32_EMPTY_ADDR \
	WF_PLE_TOP_TXD_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_TXD_QUEUE_EMPTY_AC32_EMPTY_MASK             0x00004000
	/* AC32_EMPTY[14] */
#define WF_PLE_TOP_TXD_QUEUE_EMPTY_AC32_EMPTY_SHFT             14
#define WF_PLE_TOP_TXD_QUEUE_EMPTY_AC31_EMPTY_ADDR \
	WF_PLE_TOP_TXD_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_TXD_QUEUE_EMPTY_AC31_EMPTY_MASK             0x00002000
	/* AC31_EMPTY[13] */
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#define WF_PLE_TOP_TXD_QUEUE_EMPTY_AC30_EMPTY_ADDR \
	WF_PLE_TOP_TXD_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_TXD_QUEUE_EMPTY_AC30_EMPTY_MASK             0x00001000
	/* AC30_EMPTY[12] */
#define WF_PLE_TOP_TXD_QUEUE_EMPTY_AC30_EMPTY_SHFT             12
#define WF_PLE_TOP_TXD_QUEUE_EMPTY_AC23_EMPTY_ADDR \
	WF_PLE_TOP_TXD_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_TXD_QUEUE_EMPTY_AC23_EMPTY_MASK             0x00000800
	/* AC23_EMPTY[11] */
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#define WF_PLE_TOP_TXD_QUEUE_EMPTY_AC22_EMPTY_ADDR \
	WF_PLE_TOP_TXD_QUEUE_EMPTY_ADDR
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	/* AC22_EMPTY[10] */
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#define WF_PLE_TOP_TXD_QUEUE_EMPTY_AC21_EMPTY_ADDR \
	WF_PLE_TOP_TXD_QUEUE_EMPTY_ADDR
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	WF_PLE_TOP_TXD_QUEUE_EMPTY_ADDR
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	WF_PLE_TOP_TXD_QUEUE_EMPTY_ADDR
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#define WF_PLE_TOP_TXD_QUEUE_EMPTY_AC12_EMPTY_ADDR \
	WF_PLE_TOP_TXD_QUEUE_EMPTY_ADDR
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	WF_PLE_TOP_TXD_QUEUE_EMPTY_ADDR
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#define WF_PLE_TOP_TXD_QUEUE_EMPTY_AC10_EMPTY_ADDR \
	WF_PLE_TOP_TXD_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_TXD_QUEUE_EMPTY_AC10_EMPTY_MASK             0x00000010
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#define WF_PLE_TOP_TXD_QUEUE_EMPTY_AC03_EMPTY_ADDR \
	WF_PLE_TOP_TXD_QUEUE_EMPTY_ADDR
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#define WF_PLE_TOP_TXD_QUEUE_EMPTY_AC02_EMPTY_ADDR \
	WF_PLE_TOP_TXD_QUEUE_EMPTY_ADDR
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#define WF_PLE_TOP_TXD_QUEUE_EMPTY_AC02_EMPTY_SHFT             2
#define WF_PLE_TOP_TXD_QUEUE_EMPTY_AC01_EMPTY_ADDR \
	WF_PLE_TOP_TXD_QUEUE_EMPTY_ADDR
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#define WF_PLE_TOP_TXD_QUEUE_EMPTY_AC00_EMPTY_ADDR \
	WF_PLE_TOP_TXD_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_TXD_QUEUE_EMPTY_AC00_EMPTY_MASK             0x00000001
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#define WF_PLE_TOP_TXD_QUEUE_EMPTY_AC00_EMPTY_SHFT             0


#define WF_PLE_TOP_NATIVE_TXD_QUEUE_EMPTY_NBCN_EMPTY_ADDR \
	WF_PLE_TOP_NATIVE_TXD_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_NATIVE_TXD_QUEUE_EMPTY_NBCN_EMPTY_MASK      0x00200000
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	WF_PLE_TOP_NATIVE_TXD_QUEUE_EMPTY_ADDR
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	WF_PLE_TOP_NATIVE_TXD_QUEUE_EMPTY_ADDR
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#define WF_PLE_TOP_NATIVE_TXD_QUEUE_EMPTY_PSMP_EMPTY_SHFT      19
#define WF_PLE_TOP_NATIVE_TXD_QUEUE_EMPTY_BCN_EMPTY_ADDR \
	WF_PLE_TOP_NATIVE_TXD_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_NATIVE_TXD_QUEUE_EMPTY_BCN_EMPTY_MASK       0x00040000
	/* BCN_EMPTY[18] */
#define WF_PLE_TOP_NATIVE_TXD_QUEUE_EMPTY_BCN_EMPTY_SHFT       18
#define WF_PLE_TOP_NATIVE_TXD_QUEUE_EMPTY_BMC_EMPTY_ADDR \
	WF_PLE_TOP_NATIVE_TXD_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_NATIVE_TXD_QUEUE_EMPTY_BMC_EMPTY_MASK       0x00020000
	/* BMC_EMPTY[17] */
#define WF_PLE_TOP_NATIVE_TXD_QUEUE_EMPTY_BMC_EMPTY_SHFT       17
#define WF_PLE_TOP_NATIVE_TXD_QUEUE_EMPTY_ALTX_EMPTY_ADDR \
	WF_PLE_TOP_NATIVE_TXD_QUEUE_EMPTY_ADDR
#define WF_PLE_TOP_NATIVE_TXD_QUEUE_EMPTY_ALTX_EMPTY_MASK      0x00010000
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	WF_PLE_TOP_FREEPG_HEAD_TAIL_ADDR
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	WF_PLE_TOP_HIF_WMTXD_PG_INFO_ADDR
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#define WF_PLE_TOP_HIF_TXCMD_PG_INFO_HIF_TXCMD_SRC_CNT_ADDR \
	WF_PLE_TOP_HIF_TXCMD_PG_INFO_ADDR
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	/* HIF_TXCMD_SRC_CNT[27..16] */
#define WF_PLE_TOP_HIF_TXCMD_PG_INFO_HIF_TXCMD_SRC_CNT_SHFT    16
#define WF_PLE_TOP_HIF_TXCMD_PG_INFO_HIF_TXCMD_RSV_CNT_ADDR \
	WF_PLE_TOP_HIF_TXCMD_PG_INFO_ADDR
#define WF_PLE_TOP_HIF_TXCMD_PG_INFO_HIF_TXCMD_RSV_CNT_MASK    0x00000FFF
	/* HIF_TXCMD_RSV_CNT[11..0] */
#define WF_PLE_TOP_HIF_TXCMD_PG_INFO_HIF_TXCMD_RSV_CNT_SHFT    0


#define WF_PLE_TOP_CPU_PG_INFO_CPU_SRC_CNT_ADDR \
	WF_PLE_TOP_CPU_PG_INFO_ADDR
#define WF_PLE_TOP_CPU_PG_INFO_CPU_SRC_CNT_MASK                0x0FFF0000
	/* CPU_SRC_CNT[27..16] */
#define WF_PLE_TOP_CPU_PG_INFO_CPU_SRC_CNT_SHFT                16
#define WF_PLE_TOP_CPU_PG_INFO_CPU_RSV_CNT_ADDR \
	WF_PLE_TOP_CPU_PG_INFO_ADDR
#define WF_PLE_TOP_CPU_PG_INFO_CPU_RSV_CNT_MASK                0x00000FFF
	/* CPU_RSV_CNT[11..0] */
#define WF_PLE_TOP_CPU_PG_INFO_CPU_RSV_CNT_SHFT                0


#define WF_PLE_TOP_PLE_LOG_0_PLE_LOG_0_ADDR \
	WF_PLE_TOP_PLE_LOG_0_ADDR
#define WF_PLE_TOP_PLE_LOG_0_PLE_LOG_0_MASK                    0xFFFFFFFF
	/* PLE_LOG_0[31..0] */
#define WF_PLE_TOP_PLE_LOG_0_PLE_LOG_0_SHFT                    0


#define WF_PLE_TOP_PLE_LOG_1_PLE_LOG_1_ADDR \
	WF_PLE_TOP_PLE_LOG_1_ADDR
#define WF_PLE_TOP_PLE_LOG_1_PLE_LOG_1_MASK                    0xFFFFFFFF
	/* PLE_LOG_1[31..0] */
#define WF_PLE_TOP_PLE_LOG_1_PLE_LOG_1_SHFT                    0


#define WF_PLE_TOP_PLE_LOG_2_PLE_LOG_2_ADDR \
	WF_PLE_TOP_PLE_LOG_2_ADDR
#define WF_PLE_TOP_PLE_LOG_2_PLE_LOG_2_MASK                    0xFFFFFFFF
	/* PLE_LOG_2[31..0] */
#define WF_PLE_TOP_PLE_LOG_2_PLE_LOG_2_SHFT                    0


#define WF_PLE_TOP_PLE_LOG_3_PLE_LOG_3_ADDR \
	WF_PLE_TOP_PLE_LOG_3_ADDR
#define WF_PLE_TOP_PLE_LOG_3_PLE_LOG_3_MASK                    0xFFFFFFFF
	/* PLE_LOG_3[31..0] */
#define WF_PLE_TOP_PLE_LOG_3_PLE_LOG_3_SHFT                    0


#define WF_PLE_TOP_RL_BUF_CTRL_0_EXECUTE_ADDR \
	WF_PLE_TOP_RL_BUF_CTRL_0_ADDR
#define WF_PLE_TOP_RL_BUF_CTRL_0_EXECUTE_MASK                  0x80000000
	/* EXECUTE[31] */
#define WF_PLE_TOP_RL_BUF_CTRL_0_EXECUTE_SHFT                  31
#define WF_PLE_TOP_RL_BUF_CTRL_0_RELAY_BUF_ADDR_ADDR \
	WF_PLE_TOP_RL_BUF_CTRL_0_ADDR
#define WF_PLE_TOP_RL_BUF_CTRL_0_RELAY_BUF_ADDR_MASK           0x00000FFF
	/* RELAY_BUF_ADDR[11..0] */
#define WF_PLE_TOP_RL_BUF_CTRL_0_RELAY_BUF_ADDR_SHFT           0


#define WF_PLE_TOP_RL_BUF_CTRL_1_PAGE_GID_ADDR \
	WF_PLE_TOP_RL_BUF_CTRL_1_ADDR
#define WF_PLE_TOP_RL_BUF_CTRL_1_PAGE_GID_MASK                 0xC0000000
	/* PAGE_GID[31..30] */
#define WF_PLE_TOP_RL_BUF_CTRL_1_PAGE_GID_SHFT                 30
#define WF_PLE_TOP_RL_BUF_CTRL_1_TXD_TXBYCNT_ADDR \
	WF_PLE_TOP_RL_BUF_CTRL_1_ADDR
#define WF_PLE_TOP_RL_BUF_CTRL_1_TXD_TXBYCNT_MASK              0x3FFF0000
	/* TXD_TXBYCNT[29..16] */
#define WF_PLE_TOP_RL_BUF_CTRL_1_TXD_TXBYCNT_SHFT              16
#define WF_PLE_TOP_RL_BUF_CTRL_1_TAIL_PAGE_ADDR \
	WF_PLE_TOP_RL_BUF_CTRL_1_ADDR
#define WF_PLE_TOP_RL_BUF_CTRL_1_TAIL_PAGE_MASK                0x0000FFF0
	/* TAIL_PAGE[15..4] */
#define WF_PLE_TOP_RL_BUF_CTRL_1_TAIL_PAGE_SHFT                4
#define WF_PLE_TOP_RL_BUF_CTRL_1_PAGE_NUM_ADDR \
	WF_PLE_TOP_RL_BUF_CTRL_1_ADDR
#define WF_PLE_TOP_RL_BUF_CTRL_1_PAGE_NUM_MASK                 0x0000000F
	/* PAGE_NUM[3..0] */
#define WF_PLE_TOP_RL_BUF_CTRL_1_PAGE_NUM_SHFT                 0


#define WF_PLE_TOP_RL_BUF_CTRL_2_TGID_0_ADDR \
	WF_PLE_TOP_RL_BUF_CTRL_2_ADDR
#define WF_PLE_TOP_RL_BUF_CTRL_2_TGID_0_MASK                   0x80000000
	/* TGID_0[31] */
#define WF_PLE_TOP_RL_BUF_CTRL_2_TGID_0_SHFT                   31
#define WF_PLE_TOP_RL_BUF_CTRL_2_TXD_QID_ADDR \
	WF_PLE_TOP_RL_BUF_CTRL_2_ADDR
#define WF_PLE_TOP_RL_BUF_CTRL_2_TXD_QID_MASK                  0x7F000000
	/* TXD_QID[30..24] */
#define WF_PLE_TOP_RL_BUF_CTRL_2_TXD_QID_SHFT                  24
#define WF_PLE_TOP_RL_BUF_CTRL_2_TXD_SRC_ADDR \
	WF_PLE_TOP_RL_BUF_CTRL_2_ADDR
#define WF_PLE_TOP_RL_BUF_CTRL_2_TXD_SRC_MASK                  0x00C00000
	/* TXD_SRC[23..22] */
#define WF_PLE_TOP_RL_BUF_CTRL_2_TXD_SRC_SHFT                  22
#define WF_PLE_TOP_RL_BUF_CTRL_2_TXD_SFD_ADDR \
	WF_PLE_TOP_RL_BUF_CTRL_2_ADDR
#define WF_PLE_TOP_RL_BUF_CTRL_2_TXD_SFD_MASK                  0x00200000
	/* TXD_SFD[21] */
#define WF_PLE_TOP_RL_BUF_CTRL_2_TXD_SFD_SHFT                  21
#define WF_PLE_TOP_RL_BUF_CTRL_2_TXD_AGG_EN_ADDR \
	WF_PLE_TOP_RL_BUF_CTRL_2_ADDR
#define WF_PLE_TOP_RL_BUF_CTRL_2_TXD_AGG_EN_MASK               0x00100000
	/* TXD_AGG_EN[20] */
#define WF_PLE_TOP_RL_BUF_CTRL_2_TXD_AGG_EN_SHFT               20
#define WF_PLE_TOP_RL_BUF_CTRL_2_TXD_SN_ADDR \
	WF_PLE_TOP_RL_BUF_CTRL_2_ADDR
#define WF_PLE_TOP_RL_BUF_CTRL_2_TXD_SN_MASK                   0x000FFF00
	/* TXD_SN[19..8] */
#define WF_PLE_TOP_RL_BUF_CTRL_2_TXD_SN_SHFT                   8
#define WF_PLE_TOP_RL_BUF_CTRL_2_TXD_TID_ADDR \
	WF_PLE_TOP_RL_BUF_CTRL_2_ADDR
#define WF_PLE_TOP_RL_BUF_CTRL_2_TXD_TID_MASK                  0x000000E0
	/* TXD_TID[7..5] */
#define WF_PLE_TOP_RL_BUF_CTRL_2_TXD_TID_SHFT                  5
#define WF_PLE_TOP_RL_BUF_CTRL_2_TXD_TXCNT_ADDR \
	WF_PLE_TOP_RL_BUF_CTRL_2_ADDR
#define WF_PLE_TOP_RL_BUF_CTRL_2_TXD_TXCNT_MASK                0x0000001F
	/* TXD_TXCNT[4..0] */
#define WF_PLE_TOP_RL_BUF_CTRL_2_TXD_TXCNT_SHFT                0


#define WF_PLE_TOP_RL_BUF_CTRL_3_TGID_1_ADDR \
	WF_PLE_TOP_RL_BUF_CTRL_3_ADDR
#define WF_PLE_TOP_RL_BUF_CTRL_3_TGID_1_MASK                   0x00000001
	/* TGID_1[0] */
#define WF_PLE_TOP_RL_BUF_CTRL_3_TGID_1_SHFT                   0


#define WF_PLE_TOP_FL_QUE_CTRL_0_EXECUTE_ADDR \
	WF_PLE_TOP_FL_QUE_CTRL_0_ADDR
#define WF_PLE_TOP_FL_QUE_CTRL_0_EXECUTE_MASK                  0x80000000
	/* EXECUTE[31] */
#define WF_PLE_TOP_FL_QUE_CTRL_0_EXECUTE_SHFT                  31
#define WF_PLE_TOP_FL_QUE_CTRL_0_Q_BUF_QID_ADDR \
	WF_PLE_TOP_FL_QUE_CTRL_0_ADDR
#define WF_PLE_TOP_FL_QUE_CTRL_0_Q_BUF_QID_MASK                0x7F000000
	/* Q_BUF_QID[30..24] */
#define WF_PLE_TOP_FL_QUE_CTRL_0_Q_BUF_QID_SHFT                24
#define WF_PLE_TOP_FL_QUE_CTRL_0_FL_BUFFER_ADDR_ADDR \
	WF_PLE_TOP_FL_QUE_CTRL_0_ADDR
#define WF_PLE_TOP_FL_QUE_CTRL_0_FL_BUFFER_ADDR_MASK           0x00FFF000
	/* FL_BUFFER_ADDR[23..12] */
#define WF_PLE_TOP_FL_QUE_CTRL_0_FL_BUFFER_ADDR_SHFT           12
#define WF_PLE_TOP_FL_QUE_CTRL_0_Q_BUF_WLANID_ADDR \
	WF_PLE_TOP_FL_QUE_CTRL_0_ADDR
#define WF_PLE_TOP_FL_QUE_CTRL_0_Q_BUF_WLANID_MASK             0x00000FFF
	/* Q_BUF_WLANID[11..0] */
#define WF_PLE_TOP_FL_QUE_CTRL_0_Q_BUF_WLANID_SHFT             0


#define WF_PLE_TOP_FL_QUE_CTRL_1_Q_BUF_TGID_ADDR \
	WF_PLE_TOP_FL_QUE_CTRL_1_ADDR
#define WF_PLE_TOP_FL_QUE_CTRL_1_Q_BUF_TGID_MASK               0xC0000000
	/* Q_BUF_TGID[31..30] */
#define WF_PLE_TOP_FL_QUE_CTRL_1_Q_BUF_TGID_SHFT               30
#define WF_PLE_TOP_FL_QUE_CTRL_1_Q_BUF_PID_ADDR \
	WF_PLE_TOP_FL_QUE_CTRL_1_ADDR
#define WF_PLE_TOP_FL_QUE_CTRL_1_Q_BUF_PID_MASK                0x30000000
	/* Q_BUF_PID[29..28] */
#define WF_PLE_TOP_FL_QUE_CTRL_1_Q_BUF_PID_SHFT                28
#define WF_PLE_TOP_FL_QUE_CTRL_1_PREV_FID_ADDR \
	WF_PLE_TOP_FL_QUE_CTRL_1_ADDR
#define WF_PLE_TOP_FL_QUE_CTRL_1_PREV_FID_MASK                 0x0FFF0000
	/* PREV_FID[27..16] */
#define WF_PLE_TOP_FL_QUE_CTRL_1_PREV_FID_SHFT                 16
#define WF_PLE_TOP_FL_QUE_CTRL_1_NEXT_FID_ADDR \
	WF_PLE_TOP_FL_QUE_CTRL_1_ADDR
#define WF_PLE_TOP_FL_QUE_CTRL_1_NEXT_FID_MASK                 0x00000FFF
	/* NEXT_FID[11..0] */
#define WF_PLE_TOP_FL_QUE_CTRL_1_NEXT_FID_SHFT                 0


#define WF_PLE_TOP_FL_QUE_CTRL_2_QUEUE_TAIL_FID_ADDR \
	WF_PLE_TOP_FL_QUE_CTRL_2_ADDR
#define WF_PLE_TOP_FL_QUE_CTRL_2_QUEUE_TAIL_FID_MASK           0x0FFF0000
	/* QUEUE_TAIL_FID[27..16] */
#define WF_PLE_TOP_FL_QUE_CTRL_2_QUEUE_TAIL_FID_SHFT           16
#define WF_PLE_TOP_FL_QUE_CTRL_2_QUEUE_HEAD_FID_ADDR \
	WF_PLE_TOP_FL_QUE_CTRL_2_ADDR
#define WF_PLE_TOP_FL_QUE_CTRL_2_QUEUE_HEAD_FID_MASK           0x00000FFF
	/* QUEUE_HEAD_FID[11..0] */
#define WF_PLE_TOP_FL_QUE_CTRL_2_QUEUE_HEAD_FID_SHFT           0


#define WF_PLE_TOP_FL_QUE_CTRL_3_QUEUE_PKT_NUM_ADDR \
	WF_PLE_TOP_FL_QUE_CTRL_3_ADDR
#define WF_PLE_TOP_FL_QUE_CTRL_3_QUEUE_PKT_NUM_MASK            0x00000FFF
	/* QUEUE_PKT_NUM[11..0] */
#define WF_PLE_TOP_FL_QUE_CTRL_3_QUEUE_PKT_NUM_SHFT            0


#define WF_PLE_TOP_PL_QUE_CTRL_0_EXECUTE_ADDR \
	WF_PLE_TOP_PL_QUE_CTRL_0_ADDR
#define WF_PLE_TOP_PL_QUE_CTRL_0_EXECUTE_MASK                  0x80000000
	/* EXECUTE[31] */
#define WF_PLE_TOP_PL_QUE_CTRL_0_EXECUTE_SHFT                  31
#define WF_PLE_TOP_PL_QUE_CTRL_0_PL_BUFFER_ADDR_ADDR \
	WF_PLE_TOP_PL_QUE_CTRL_0_ADDR
#define WF_PLE_TOP_PL_QUE_CTRL_0_PL_BUFFER_ADDR_MASK           0x0FFF0000
	/* PL_BUFFER_ADDR[27..16] */
#define WF_PLE_TOP_PL_QUE_CTRL_0_PL_BUFFER_ADDR_SHFT           16
#define WF_PLE_TOP_PL_QUE_CTRL_0_NEXT_PAGE_ADDR \
	WF_PLE_TOP_PL_QUE_CTRL_0_ADDR
#define WF_PLE_TOP_PL_QUE_CTRL_0_NEXT_PAGE_MASK                0x00000FFF
	/* NEXT_PAGE[11..0] */
#define WF_PLE_TOP_PL_QUE_CTRL_0_NEXT_PAGE_SHFT                0


#define WF_PLE_TOP_HIF_ENQ_PKT_NUM_HIF_ENQ_LMAC_PKT_NUM_ADDR \
	WF_PLE_TOP_HIF_ENQ_PKT_NUM_ADDR
#define WF_PLE_TOP_HIF_ENQ_PKT_NUM_HIF_ENQ_LMAC_PKT_NUM_MASK   0xFFFF0000
	/* HIF_ENQ_LMAC_PKT_NUM[31..16] */
#define WF_PLE_TOP_HIF_ENQ_PKT_NUM_HIF_ENQ_LMAC_PKT_NUM_SHFT   16
#define WF_PLE_TOP_HIF_ENQ_PKT_NUM_HIF_ENQ_CPU_PKT_NUM_ADDR \
	WF_PLE_TOP_HIF_ENQ_PKT_NUM_ADDR
#define WF_PLE_TOP_HIF_ENQ_PKT_NUM_HIF_ENQ_CPU_PKT_NUM_MASK    0x0000FFFF
	/* HIF_ENQ_CPU_PKT_NUM[15..0] */
#define WF_PLE_TOP_HIF_ENQ_PKT_NUM_HIF_ENQ_CPU_PKT_NUM_SHFT    0


#define WF_PLE_TOP_CPU_ENQ_PKT_NUM_RESV_ADDR \
	WF_PLE_TOP_CPU_ENQ_PKT_NUM_ADDR
#define WF_PLE_TOP_CPU_ENQ_PKT_NUM_RESV_MASK                   0xFFFF0000
	/* RESV[31..16] */
#define WF_PLE_TOP_CPU_ENQ_PKT_NUM_RESV_SHFT                   16
#define WF_PLE_TOP_CPU_ENQ_PKT_NUM_CPU_ENQ_LMAC_PKT_NUM_ADDR \
	WF_PLE_TOP_CPU_ENQ_PKT_NUM_ADDR
#define WF_PLE_TOP_CPU_ENQ_PKT_NUM_CPU_ENQ_LMAC_PKT_NUM_MASK   0x0000FFFF
	/* CPU_ENQ_LMAC_PKT_NUM[15..0] */
#define WF_PLE_TOP_CPU_ENQ_PKT_NUM_CPU_ENQ_LMAC_PKT_NUM_SHFT   0


#define WF_PLE_TOP_RLS_MSDU_PKT_NUM_RSL_MSDUID_NUM_ADDR \
	WF_PLE_TOP_RLS_MSDU_PKT_NUM_ADDR
#define WF_PLE_TOP_RLS_MSDU_PKT_NUM_RSL_MSDUID_NUM_MASK        0xFFFF0000
	/* RSL_MSDUID_NUM[31..16] */
#define WF_PLE_TOP_RLS_MSDU_PKT_NUM_RSL_MSDUID_NUM_SHFT        16
#define WF_PLE_TOP_RLS_MSDU_PKT_NUM_RSL_RPT_TXD_NUM_ADDR \
	WF_PLE_TOP_RLS_MSDU_PKT_NUM_ADDR
#define WF_PLE_TOP_RLS_MSDU_PKT_NUM_RSL_RPT_TXD_NUM_MASK       0x0000FFFF
	/* RSL_RPT_TXD_NUM[15..0] */
#define WF_PLE_TOP_RLS_MSDU_PKT_NUM_RSL_RPT_TXD_NUM_SHFT       0


#define WF_PLE_TOP_HOST_REPORT_NUM_HOST_REPORT_NUM_ADDR \
	WF_PLE_TOP_HOST_REPORT_NUM_ADDR
#define WF_PLE_TOP_HOST_REPORT_NUM_HOST_REPORT_NUM_MASK        0xFFFF0000
	/* HOST_REPORT_NUM[31..16] */
#define WF_PLE_TOP_HOST_REPORT_NUM_HOST_REPORT_NUM_SHFT        16
#define WF_PLE_TOP_HOST_REPORT_NUM_RSL_TXD_NUM_ADDR \
	WF_PLE_TOP_HOST_REPORT_NUM_ADDR
#define WF_PLE_TOP_HOST_REPORT_NUM_RSL_TXD_NUM_MASK            0x0000FFFF
	/* RSL_TXD_NUM[15..0] */
#define WF_PLE_TOP_HOST_REPORT_NUM_RSL_TXD_NUM_SHFT            0


#define WF_PLE_TOP_FUNC_ACT_CNT_1_TXCMD0_ABORT_CNT_ADDR \
	WF_PLE_TOP_FUNC_ACT_CNT_1_ADDR
#define WF_PLE_TOP_FUNC_ACT_CNT_1_TXCMD0_ABORT_CNT_MASK        0x0F000000
	/* TXCMD0_ABORT_CNT[27..24] */
#define WF_PLE_TOP_FUNC_ACT_CNT_1_TXCMD0_ABORT_CNT_SHFT        24
#define WF_PLE_TOP_FUNC_ACT_CNT_1_TXCMD0_NOR_END_CNT_ADDR \
	WF_PLE_TOP_FUNC_ACT_CNT_1_ADDR
#define WF_PLE_TOP_FUNC_ACT_CNT_1_TXCMD0_NOR_END_CNT_MASK      0x00F00000
	/* TXCMD0_NOR_END_CNT[23..20] */
#define WF_PLE_TOP_FUNC_ACT_CNT_1_TXCMD0_NOR_END_CNT_SHFT      20
#define WF_PLE_TOP_FUNC_ACT_CNT_1_TXCMD0_ADD_FID_CNT_ADDR \
	WF_PLE_TOP_FUNC_ACT_CNT_1_ADDR
#define WF_PLE_TOP_FUNC_ACT_CNT_1_TXCMD0_ADD_FID_CNT_MASK      0x000F0000
	/* TXCMD0_ADD_FID_CNT[19..16] */
#define WF_PLE_TOP_FUNC_ACT_CNT_1_TXCMD0_ADD_FID_CNT_SHFT      16
#define WF_PLE_TOP_FUNC_ACT_CNT_1_MACTX0_ABORT_CNT_ADDR \
	WF_PLE_TOP_FUNC_ACT_CNT_1_ADDR
#define WF_PLE_TOP_FUNC_ACT_CNT_1_MACTX0_ABORT_CNT_MASK        0x00000F00
	/* MACTX0_ABORT_CNT[11..8] */
#define WF_PLE_TOP_FUNC_ACT_CNT_1_MACTX0_ABORT_CNT_SHFT        8
#define WF_PLE_TOP_FUNC_ACT_CNT_1_MACTX0_NOR_END_CNT_ADDR \
	WF_PLE_TOP_FUNC_ACT_CNT_1_ADDR
#define WF_PLE_TOP_FUNC_ACT_CNT_1_MACTX0_NOR_END_CNT_MASK      0x000000F0
	/* MACTX0_NOR_END_CNT[7..4] */
#define WF_PLE_TOP_FUNC_ACT_CNT_1_MACTX0_NOR_END_CNT_SHFT      4
#define WF_PLE_TOP_FUNC_ACT_CNT_1_MACTX0_ACT_CNT_ADDR \
	WF_PLE_TOP_FUNC_ACT_CNT_1_ADDR
#define WF_PLE_TOP_FUNC_ACT_CNT_1_MACTX0_ACT_CNT_MASK          0x0000000F
	/* MACTX0_ACT_CNT[3..0] */
#define WF_PLE_TOP_FUNC_ACT_CNT_1_MACTX0_ACT_CNT_SHFT          0


#define WF_PLE_TOP_SRAM_MBIST_DONE_G2_MBIST_DONE_ADDR \
	WF_PLE_TOP_SRAM_MBIST_DONE_ADDR
#define WF_PLE_TOP_SRAM_MBIST_DONE_G2_MBIST_DONE_MASK          0x00000002
	/* G2_MBIST_DONE[1] */
#define WF_PLE_TOP_SRAM_MBIST_DONE_G2_MBIST_DONE_SHFT          1
#define WF_PLE_TOP_SRAM_MBIST_DONE_G1_MBIST_DONE_ADDR \
	WF_PLE_TOP_SRAM_MBIST_DONE_ADDR
#define WF_PLE_TOP_SRAM_MBIST_DONE_G1_MBIST_DONE_MASK          0x00000001
	/* G1_MBIST_DONE[0] */
#define WF_PLE_TOP_SRAM_MBIST_DONE_G1_MBIST_DONE_SHFT          0


#define WF_PLE_TOP_SRAM_MBIST_FAIL_G2_SRAM5_MBIST_FAIL_ADDR \
	WF_PLE_TOP_SRAM_MBIST_FAIL_ADDR
#define WF_PLE_TOP_SRAM_MBIST_FAIL_G2_SRAM5_MBIST_FAIL_MASK    0x00000200
	/* G2_SRAM5_MBIST_FAIL[9] */
#define WF_PLE_TOP_SRAM_MBIST_FAIL_G2_SRAM5_MBIST_FAIL_SHFT    9
#define WF_PLE_TOP_SRAM_MBIST_FAIL_G2_SRAM4_MBIST_FAIL_ADDR \
	WF_PLE_TOP_SRAM_MBIST_FAIL_ADDR
#define WF_PLE_TOP_SRAM_MBIST_FAIL_G2_SRAM4_MBIST_FAIL_MASK    0x00000100
	/* G2_SRAM4_MBIST_FAIL[8] */
#define WF_PLE_TOP_SRAM_MBIST_FAIL_G2_SRAM4_MBIST_FAIL_SHFT    8
#define WF_PLE_TOP_SRAM_MBIST_FAIL_G2_SRAM3_MBIST_FAIL_ADDR \
	WF_PLE_TOP_SRAM_MBIST_FAIL_ADDR
#define WF_PLE_TOP_SRAM_MBIST_FAIL_G2_SRAM3_MBIST_FAIL_MASK    0x00000080
	/* G2_SRAM3_MBIST_FAIL[7] */
#define WF_PLE_TOP_SRAM_MBIST_FAIL_G2_SRAM3_MBIST_FAIL_SHFT    7
#define WF_PLE_TOP_SRAM_MBIST_FAIL_G2_SRAM2_MBIST_FAIL_ADDR \
	WF_PLE_TOP_SRAM_MBIST_FAIL_ADDR
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	/* G2_SRAM2_MBIST_FAIL[6] */
#define WF_PLE_TOP_SRAM_MBIST_FAIL_G2_SRAM2_MBIST_FAIL_SHFT    6
#define WF_PLE_TOP_SRAM_MBIST_FAIL_G2_SRAM1_MBIST_FAIL_ADDR \
	WF_PLE_TOP_SRAM_MBIST_FAIL_ADDR
#define WF_PLE_TOP_SRAM_MBIST_FAIL_G2_SRAM1_MBIST_FAIL_MASK    0x00000020
	/* G2_SRAM1_MBIST_FAIL[5] */
#define WF_PLE_TOP_SRAM_MBIST_FAIL_G2_SRAM1_MBIST_FAIL_SHFT    5
#define WF_PLE_TOP_SRAM_MBIST_FAIL_G2_SRAM0_MBIST_FAIL_ADDR \
	WF_PLE_TOP_SRAM_MBIST_FAIL_ADDR
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	/* G2_SRAM0_MBIST_FAIL[4] */
#define WF_PLE_TOP_SRAM_MBIST_FAIL_G2_SRAM0_MBIST_FAIL_SHFT    4
#define WF_PLE_TOP_SRAM_MBIST_FAIL_G1_SRAM3_MBIST_FAIL_ADDR \
	WF_PLE_TOP_SRAM_MBIST_FAIL_ADDR
#define WF_PLE_TOP_SRAM_MBIST_FAIL_G1_SRAM3_MBIST_FAIL_MASK    0x00000008
	/* G1_SRAM3_MBIST_FAIL[3] */
#define WF_PLE_TOP_SRAM_MBIST_FAIL_G1_SRAM3_MBIST_FAIL_SHFT    3
#define WF_PLE_TOP_SRAM_MBIST_FAIL_G1_SRAM2_MBIST_FAIL_ADDR \
	WF_PLE_TOP_SRAM_MBIST_FAIL_ADDR
#define WF_PLE_TOP_SRAM_MBIST_FAIL_G1_SRAM2_MBIST_FAIL_MASK    0x00000004
	/* G1_SRAM2_MBIST_FAIL[2] */
#define WF_PLE_TOP_SRAM_MBIST_FAIL_G1_SRAM2_MBIST_FAIL_SHFT    2
#define WF_PLE_TOP_SRAM_MBIST_FAIL_G1_SRAM1_MBIST_FAIL_ADDR \
	WF_PLE_TOP_SRAM_MBIST_FAIL_ADDR
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	/* G1_SRAM1_MBIST_FAIL[1] */
#define WF_PLE_TOP_SRAM_MBIST_FAIL_G1_SRAM1_MBIST_FAIL_SHFT    1
#define WF_PLE_TOP_SRAM_MBIST_FAIL_G1_SRAM0_MBIST_FAIL_ADDR \
	WF_PLE_TOP_SRAM_MBIST_FAIL_ADDR
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	/* G1_SRAM0_MBIST_FAIL[0] */
#define WF_PLE_TOP_SRAM_MBIST_FAIL_G1_SRAM0_MBIST_FAIL_SHFT    0


#define WF_PLE_TOP_SRAM_MBIST_REP_CTRL_MBIST_FUSE_ADDR \
	WF_PLE_TOP_SRAM_MBIST_REP_CTRL_ADDR
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	WF_PLE_TOP_SRAM_MBIST_REP_CTRL_ADDR
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	WF_PLE_TOP_SRAM_MBIST_REP_CTRL_ADDR
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	/* MBIST_REPAIR_RESET_B[0] */
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#define WF_PLE_TOP_WMMAC_PGCNT_0_WMMAC_01_PGCNT_ADDR \
	WF_PLE_TOP_WMMAC_PGCNT_0_ADDR
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	/* WMMAC_01_PGCNT[27..16] */
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	WF_PLE_TOP_WMMAC_PGCNT_0_ADDR
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	/* WMMAC_00_PGCNT[11..0] */
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#define WF_PLE_TOP_WMMAC_PGCNT_1_WMMAC_03_PGCNT_ADDR \
	WF_PLE_TOP_WMMAC_PGCNT_1_ADDR
#define WF_PLE_TOP_WMMAC_PGCNT_1_WMMAC_03_PGCNT_MASK           0x0FFF0000
	/* WMMAC_03_PGCNT[27..16] */
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	WF_PLE_TOP_WMMAC_PGCNT_1_ADDR
#define WF_PLE_TOP_WMMAC_PGCNT_1_WMMAC_02_PGCNT_MASK           0x00000FFF
	/* WMMAC_02_PGCNT[11..0] */
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#define WF_PLE_TOP_WMMAC_PGCNT_2_WMMAC_11_PGCNT_ADDR \
	WF_PLE_TOP_WMMAC_PGCNT_2_ADDR
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	WF_PLE_TOP_WMMAC_PGCNT_2_ADDR
#define WF_PLE_TOP_WMMAC_PGCNT_2_WMMAC_10_PGCNT_MASK           0x00000FFF
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#define WF_PLE_TOP_WMMAC_PGCNT_3_WMMAC_13_PGCNT_ADDR \
	WF_PLE_TOP_WMMAC_PGCNT_3_ADDR
#define WF_PLE_TOP_WMMAC_PGCNT_3_WMMAC_13_PGCNT_MASK           0x0FFF0000
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	WF_PLE_TOP_WMMAC_PGCNT_3_ADDR
#define WF_PLE_TOP_WMMAC_PGCNT_3_WMMAC_12_PGCNT_MASK           0x00000FFF
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#define WF_PLE_TOP_WMMAC_PGCNT_4_WMMAC_21_PGCNT_ADDR \
	WF_PLE_TOP_WMMAC_PGCNT_4_ADDR
#define WF_PLE_TOP_WMMAC_PGCNT_4_WMMAC_21_PGCNT_MASK           0x0FFF0000
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#define WF_PLE_TOP_WMMAC_PGCNT_4_WMMAC_20_PGCNT_ADDR \
	WF_PLE_TOP_WMMAC_PGCNT_4_ADDR
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#define WF_PLE_TOP_WMMAC_PGCNT_5_WMMAC_23_PGCNT_ADDR \
	WF_PLE_TOP_WMMAC_PGCNT_5_ADDR
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	WF_PLE_TOP_WMMAC_PGCNT_5_ADDR
#define WF_PLE_TOP_WMMAC_PGCNT_5_WMMAC_22_PGCNT_MASK           0x00000FFF
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#define WF_PLE_TOP_WMMAC_PGCNT_6_WMMAC_31_PGCNT_ADDR \
	WF_PLE_TOP_WMMAC_PGCNT_6_ADDR
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	WF_PLE_TOP_WMMAC_PGCNT_6_ADDR
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#define WF_PLE_TOP_WMMAC_PGCNT_7_WMMAC_33_PGCNT_ADDR \
	WF_PLE_TOP_WMMAC_PGCNT_7_ADDR
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	WF_PLE_TOP_WMMAC_PGCNT_7_ADDR
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#define WF_PLE_TOP_AC0_QUEUE_EMPTY0_AC0_QUEUE_EMPTY_0_2_ADDR \
	WF_PLE_TOP_AC0_QUEUE_EMPTY0_ADDR
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	/* AC0_QUEUE_EMPTY_0_2[31..16] */
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	WF_PLE_TOP_AC0_QUEUE_EMPTY0_ADDR
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	WF_PLE_TOP_AC0_QUEUE_EMPTY0_ADDR
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	WF_PLE_TOP_AC0_QUEUE_EMPTY1_ADDR
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	WF_PLE_TOP_AC0_QUEUE_EMPTY2_ADDR
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	/* AC0_QUEUE_EMPTY_2[31..0] */
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#define WF_PLE_TOP_AC0_QUEUE_EMPTY3_AC0_QUEUE_EMPTY_3_ADDR \
	WF_PLE_TOP_AC0_QUEUE_EMPTY3_ADDR
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	/* AC0_QUEUE_EMPTY_3[31..0] */
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	WF_PLE_TOP_AC0_QUEUE_EMPTY_EXT0_ADDR
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	WF_PLE_TOP_AC0_QUEUE_EMPTY_EXT0_ADDR
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	WF_PLE_TOP_AC1_QUEUE_EMPTY0_ADDR
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	/* AC1_QUEUE_EMPTY_0_2[31..16] */
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	WF_PLE_TOP_AC1_QUEUE_EMPTY0_ADDR
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	WF_PLE_TOP_AC1_QUEUE_EMPTY0_ADDR
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	WF_PLE_TOP_AC1_QUEUE_EMPTY1_ADDR
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	WF_PLE_TOP_AC1_QUEUE_EMPTY2_ADDR
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	/* AC1_QUEUE_EMPTY_2[31..0] */
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#define WF_PLE_TOP_AC1_QUEUE_EMPTY3_AC1_QUEUE_EMPTY_3_ADDR \
	WF_PLE_TOP_AC1_QUEUE_EMPTY3_ADDR
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	WF_PLE_TOP_AC1_QUEUE_EMPTY_EXT0_ADDR
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	WF_PLE_TOP_AC1_QUEUE_EMPTY_EXT0_ADDR
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	WF_PLE_TOP_AC2_QUEUE_EMPTY0_ADDR
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	WF_PLE_TOP_AC2_QUEUE_EMPTY0_ADDR
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	WF_PLE_TOP_AC2_QUEUE_EMPTY0_ADDR
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	WF_PLE_TOP_AC2_QUEUE_EMPTY1_ADDR
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#define WF_PLE_TOP_AC2_QUEUE_EMPTY2_AC2_QUEUE_EMPTY_2_ADDR \
	WF_PLE_TOP_AC2_QUEUE_EMPTY2_ADDR
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	/* AC2_QUEUE_EMPTY_2[31..0] */
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#define WF_PLE_TOP_AC2_QUEUE_EMPTY3_AC2_QUEUE_EMPTY_3_ADDR \
	WF_PLE_TOP_AC2_QUEUE_EMPTY3_ADDR
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#define WF_PLE_TOP_AC2_QUEUE_EMPTY_EXT0_AC2_QUEUE_EMPTY_EXT_0_1_ADDR \
	WF_PLE_TOP_AC2_QUEUE_EMPTY_EXT0_ADDR
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	/* AC2_QUEUE_EMPTY_EXT_0_1[7..4] */
#define WF_PLE_TOP_AC2_QUEUE_EMPTY_EXT0_AC2_QUEUE_EMPTY_EXT_0_1_SHFT 4
#define WF_PLE_TOP_AC2_QUEUE_EMPTY_EXT0_AC2_QUEUE_EMPTY_EXT_0_ADDR \
	WF_PLE_TOP_AC2_QUEUE_EMPTY_EXT0_ADDR
#define WF_PLE_TOP_AC2_QUEUE_EMPTY_EXT0_AC2_QUEUE_EMPTY_EXT_0_MASK 0x0000000F
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#define WF_PLE_TOP_AC2_QUEUE_EMPTY_EXT0_AC2_QUEUE_EMPTY_EXT_0_SHFT 0


#define WF_PLE_TOP_AC3_QUEUE_EMPTY0_AC3_QUEUE_EMPTY_0_2_ADDR \
	WF_PLE_TOP_AC3_QUEUE_EMPTY0_ADDR
#define WF_PLE_TOP_AC3_QUEUE_EMPTY0_AC3_QUEUE_EMPTY_0_2_MASK   0xFFFF0000
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#define WF_PLE_TOP_AC3_QUEUE_EMPTY0_AC3_QUEUE_EMPTY_0_2_SHFT   16
#define WF_PLE_TOP_AC3_QUEUE_EMPTY0_AC3_QUEUE_EMPTY_0_1_ADDR \
	WF_PLE_TOP_AC3_QUEUE_EMPTY0_ADDR
#define WF_PLE_TOP_AC3_QUEUE_EMPTY0_AC3_QUEUE_EMPTY_0_1_MASK   0x0000FF00
	/* AC3_QUEUE_EMPTY_0_1[15..8] */
#define WF_PLE_TOP_AC3_QUEUE_EMPTY0_AC3_QUEUE_EMPTY_0_1_SHFT   8
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	WF_PLE_TOP_AC3_QUEUE_EMPTY0_ADDR
#define WF_PLE_TOP_AC3_QUEUE_EMPTY0_AC3_QUEUE_EMPTY_0_MASK     0x000000FF
	/* AC3_QUEUE_EMPTY_0[7..0] */
#define WF_PLE_TOP_AC3_QUEUE_EMPTY0_AC3_QUEUE_EMPTY_0_SHFT     0


#define WF_PLE_TOP_AC3_QUEUE_EMPTY1_AC3_QUEUE_EMPTY_1_ADDR \
	WF_PLE_TOP_AC3_QUEUE_EMPTY1_ADDR
#define WF_PLE_TOP_AC3_QUEUE_EMPTY1_AC3_QUEUE_EMPTY_1_MASK     0xFFFFFFFF
	/* AC3_QUEUE_EMPTY_1[31..0] */
#define WF_PLE_TOP_AC3_QUEUE_EMPTY1_AC3_QUEUE_EMPTY_1_SHFT     0


#define WF_PLE_TOP_AC3_QUEUE_EMPTY2_AC3_QUEUE_EMPTY_2_ADDR \
	WF_PLE_TOP_AC3_QUEUE_EMPTY2_ADDR
#define WF_PLE_TOP_AC3_QUEUE_EMPTY2_AC3_QUEUE_EMPTY_2_MASK     0xFFFFFFFF
	/* AC3_QUEUE_EMPTY_2[31..0] */
#define WF_PLE_TOP_AC3_QUEUE_EMPTY2_AC3_QUEUE_EMPTY_2_SHFT     0


#define WF_PLE_TOP_AC3_QUEUE_EMPTY3_AC3_QUEUE_EMPTY_3_ADDR \
	WF_PLE_TOP_AC3_QUEUE_EMPTY3_ADDR
#define WF_PLE_TOP_AC3_QUEUE_EMPTY3_AC3_QUEUE_EMPTY_3_MASK     0xFFFFFFFF
	/* AC3_QUEUE_EMPTY_3[31..0] */
#define WF_PLE_TOP_AC3_QUEUE_EMPTY3_AC3_QUEUE_EMPTY_3_SHFT     0


#define WF_PLE_TOP_AC3_QUEUE_EMPTY_EXT0_AC3_QUEUE_EMPTY_EXT_0_1_ADDR \
	WF_PLE_TOP_AC3_QUEUE_EMPTY_EXT0_ADDR
#define WF_PLE_TOP_AC3_QUEUE_EMPTY_EXT0_AC3_QUEUE_EMPTY_EXT_0_1_MASK 0x000000F0
	/* AC3_QUEUE_EMPTY_EXT_0_1[7..4] */
#define WF_PLE_TOP_AC3_QUEUE_EMPTY_EXT0_AC3_QUEUE_EMPTY_EXT_0_1_SHFT 4
#define WF_PLE_TOP_AC3_QUEUE_EMPTY_EXT0_AC3_QUEUE_EMPTY_EXT_0_ADDR \
	WF_PLE_TOP_AC3_QUEUE_EMPTY_EXT0_ADDR
#define WF_PLE_TOP_AC3_QUEUE_EMPTY_EXT0_AC3_QUEUE_EMPTY_EXT_0_MASK 0x0000000F
	/* AC3_QUEUE_EMPTY_EXT_0[3..0] */
#define WF_PLE_TOP_AC3_QUEUE_EMPTY_EXT0_AC3_QUEUE_EMPTY_EXT_0_SHFT 0


#define WF_PLE_TOP_PEEK_CR_00_PEEK_CR_00_ADDR \
	WF_PLE_TOP_PEEK_CR_00_ADDR
#define WF_PLE_TOP_PEEK_CR_00_PEEK_CR_00_MASK                  0xFFFFFFFF
	/* PEEK_CR_00[31..0] */
#define WF_PLE_TOP_PEEK_CR_00_PEEK_CR_00_SHFT                  0


#define WF_PLE_TOP_PEEK_CR_01_PEEK_CR_01_ADDR \
	WF_PLE_TOP_PEEK_CR_01_ADDR
#define WF_PLE_TOP_PEEK_CR_01_PEEK_CR_01_MASK                  0xFFFFFFFF
	/* PEEK_CR_01[31..0] */
#define WF_PLE_TOP_PEEK_CR_01_PEEK_CR_01_SHFT                  0


#define WF_PLE_TOP_PEEK_CR_02_PEEK_CR_02_ADDR \
	WF_PLE_TOP_PEEK_CR_02_ADDR
#define WF_PLE_TOP_PEEK_CR_02_PEEK_CR_02_MASK                  0xFFFFFFFF
	/* PEEK_CR_02[31..0] */
#define WF_PLE_TOP_PEEK_CR_02_PEEK_CR_02_SHFT                  0


#define WF_PLE_TOP_PEEK_CR_03_PEEK_CR_03_ADDR \
	WF_PLE_TOP_PEEK_CR_03_ADDR
#define WF_PLE_TOP_PEEK_CR_03_PEEK_CR_03_MASK                  0xFFFFFFFF
	/* PEEK_CR_03[31..0] */
#define WF_PLE_TOP_PEEK_CR_03_PEEK_CR_03_SHFT                  0


#define WF_PLE_TOP_PEEK_CR_04_PEEK_CR_04_ADDR \
	WF_PLE_TOP_PEEK_CR_04_ADDR
#define WF_PLE_TOP_PEEK_CR_04_PEEK_CR_04_MASK                  0xFFFFFFFF
	/* PEEK_CR_04[31..0] */
#define WF_PLE_TOP_PEEK_CR_04_PEEK_CR_04_SHFT                  0


#define WF_PLE_TOP_PEEK_CR_05_PEEK_CR_05_ADDR \
	WF_PLE_TOP_PEEK_CR_05_ADDR
#define WF_PLE_TOP_PEEK_CR_05_PEEK_CR_05_MASK                  0xFFFFFFFF
	/* PEEK_CR_05[31..0] */
#define WF_PLE_TOP_PEEK_CR_05_PEEK_CR_05_SHFT                  0


#define WF_PLE_TOP_PEEK_CR_06_PEEK_CR_06_ADDR \
	WF_PLE_TOP_PEEK_CR_06_ADDR
#define WF_PLE_TOP_PEEK_CR_06_PEEK_CR_06_MASK                  0xFFFFFFFF
	/* PEEK_CR_06[31..0] */
#define WF_PLE_TOP_PEEK_CR_06_PEEK_CR_06_SHFT                  0


#define WF_PLE_TOP_PEEK_CR_07_PEEK_CR_07_ADDR \
	WF_PLE_TOP_PEEK_CR_07_ADDR
#define WF_PLE_TOP_PEEK_CR_07_PEEK_CR_07_MASK                  0xFFFFFFFF
	/* PEEK_CR_07[31..0] */
#define WF_PLE_TOP_PEEK_CR_07_PEEK_CR_07_SHFT                  0


#define WF_PLE_TOP_PEEK_CR_08_PEEK_CR_08_ADDR \
	WF_PLE_TOP_PEEK_CR_08_ADDR
#define WF_PLE_TOP_PEEK_CR_08_PEEK_CR_08_MASK                  0xFFFFFFFF
	/* PEEK_CR_08[31..0] */
#define WF_PLE_TOP_PEEK_CR_08_PEEK_CR_08_SHFT                  0


#define WF_PLE_TOP_PEEK_CR_09_PEEK_CR_09_ADDR \
	WF_PLE_TOP_PEEK_CR_09_ADDR
#define WF_PLE_TOP_PEEK_CR_09_PEEK_CR_09_MASK                  0xFFFFFFFF
	/* PEEK_CR_09[31..0] */
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#define WF_PLE_TOP_PEEK_CR_10_PEEK_CR_10_ADDR \
	WF_PLE_TOP_PEEK_CR_10_ADDR
#define WF_PLE_TOP_PEEK_CR_10_PEEK_CR_10_MASK                  0xFFFFFFFF
	/* PEEK_CR_10[31..0] */
#define WF_PLE_TOP_PEEK_CR_10_PEEK_CR_10_SHFT                  0


#define WF_PLE_TOP_PEEK_CR_11_PEEK_CR_11_ADDR \
	WF_PLE_TOP_PEEK_CR_11_ADDR
#define WF_PLE_TOP_PEEK_CR_11_PEEK_CR_11_MASK                  0xFFFFFFFF
	/* PEEK_CR_11[31..0] */
#define WF_PLE_TOP_PEEK_CR_11_PEEK_CR_11_SHFT                  0


#define WF_PLE_TOP_MACTX0_DBG0_MACTX0_DBG0_ADDR \
	WF_PLE_TOP_MACTX0_DBG0_ADDR
#define WF_PLE_TOP_MACTX0_DBG0_MACTX0_DBG0_MASK                0xFFFFFFFF
	/* MACTX0_DBG0[31..0] */
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#define WF_PLE_TOP_MACTX0_DBG1_MACTX0_DBG1_ADDR \
	WF_PLE_TOP_MACTX0_DBG1_ADDR
#define WF_PLE_TOP_MACTX0_DBG1_MACTX0_DBG1_MASK                0xFFFFFFFF
	/* MACTX0_DBG1[31..0] */
#define WF_PLE_TOP_MACTX0_DBG1_MACTX0_DBG1_SHFT                0


#define WF_PLE_TOP_MACTX1_DBG0_MACTX1_DBG0_ADDR \
	WF_PLE_TOP_MACTX1_DBG0_ADDR
#define WF_PLE_TOP_MACTX1_DBG0_MACTX1_DBG0_MASK                0xFFFFFFFF
	/* MACTX1_DBG0[31..0] */
#define WF_PLE_TOP_MACTX1_DBG0_MACTX1_DBG0_SHFT                0


#define WF_PLE_TOP_MACTX1_DBG1_MACTX1_DBG1_ADDR \
	WF_PLE_TOP_MACTX1_DBG1_ADDR
#define WF_PLE_TOP_MACTX1_DBG1_MACTX1_DBG1_MASK                0xFFFFFFFF
	/* MACTX1_DBG1[31..0] */
#define WF_PLE_TOP_MACTX1_DBG1_MACTX1_DBG1_SHFT                0


#define WF_PLE_TOP_AMSDU_GC_DIS_SFD_KEEP_SAME_PAGE_ADDR \
	WF_PLE_TOP_AMSDU_GC_ADDR
#define WF_PLE_TOP_AMSDU_GC_DIS_SFD_KEEP_SAME_PAGE_MASK        0x00000400
	/* DIS_SFD_KEEP_SAME_PAGE[10] */
#define WF_PLE_TOP_AMSDU_GC_DIS_SFD_KEEP_SAME_PAGE_SHFT        10
#define WF_PLE_TOP_AMSDU_GC_DIS_LMAC_TX_NO_FULL_FLUSH_ADDR \
	WF_PLE_TOP_AMSDU_GC_ADDR
#define WF_PLE_TOP_AMSDU_GC_DIS_LMAC_TX_NO_FULL_FLUSH_MASK     0x00000200
	/* DIS_LMAC_TX_NO_FULL_FLUSH[9] */
#define WF_PLE_TOP_AMSDU_GC_DIS_LMAC_TX_NO_FULL_FLUSH_SHFT     9
#define WF_PLE_TOP_AMSDU_GC_DIS_AMSDU_Q_EMPTY_FLUSH_ADDR \
	WF_PLE_TOP_AMSDU_GC_ADDR
#define WF_PLE_TOP_AMSDU_GC_DIS_AMSDU_Q_EMPTY_FLUSH_MASK       0x00000100
	/* DIS_AMSDU_Q_EMPTY_FLUSH[8] */
#define WF_PLE_TOP_AMSDU_GC_DIS_AMSDU_Q_EMPTY_FLUSH_SHFT       8
#define WF_PLE_TOP_AMSDU_GC_EN_AMSDU_PNSN_QUEUE_MASK_ADDR \
	WF_PLE_TOP_AMSDU_GC_ADDR
#define WF_PLE_TOP_AMSDU_GC_EN_AMSDU_PNSN_QUEUE_MASK_MASK      0x00000004
	/* EN_AMSDU_PNSN_QUEUE_MASK[2] */
#define WF_PLE_TOP_AMSDU_GC_EN_AMSDU_PNSN_QUEUE_MASK_SHFT      2
#define WF_PLE_TOP_AMSDU_GC_EN_AMSDU_PASTE_COMM_SN_ADDR \
	WF_PLE_TOP_AMSDU_GC_ADDR
#define WF_PLE_TOP_AMSDU_GC_EN_AMSDU_PASTE_COMM_SN_MASK        0x00000002
	/* EN_AMSDU_PASTE_COMM_SN[1] */
#define WF_PLE_TOP_AMSDU_GC_EN_AMSDU_PASTE_COMM_SN_SHFT        1
#define WF_PLE_TOP_AMSDU_GC_EN_HW_AMSDU_ADDR \
	WF_PLE_TOP_AMSDU_GC_ADDR
#define WF_PLE_TOP_AMSDU_GC_EN_HW_AMSDU_MASK                   0x00000001
	/* EN_HW_AMSDU[0] */
#define WF_PLE_TOP_AMSDU_GC_EN_HW_AMSDU_SHFT                   0


#define WF_PLE_TOP_AMSDU_TXD_COMP_MAP_0_TXD_COMPARE_NEED_MAP_ADDR \
	WF_PLE_TOP_AMSDU_TXD_COMP_MAP_0_ADDR
#define WF_PLE_TOP_AMSDU_TXD_COMP_MAP_0_TXD_COMPARE_NEED_MAP_MASK 0xFFFF0000
	/* TXD_COMPARE_NEED_MAP[31..16] */
#define WF_PLE_TOP_AMSDU_TXD_COMP_MAP_0_TXD_COMPARE_NEED_MAP_SHFT 16
#define WF_PLE_TOP_AMSDU_TXD_COMP_MAP_0_TXDIN_TRIGGER_TH_ADDR \
	WF_PLE_TOP_AMSDU_TXD_COMP_MAP_0_ADDR
#define WF_PLE_TOP_AMSDU_TXD_COMP_MAP_0_TXDIN_TRIGGER_TH_MASK  0x00000FFF
	/* TXDIN_TRIGGER_TH[11..0] */
#define WF_PLE_TOP_AMSDU_TXD_COMP_MAP_0_TXDIN_TRIGGER_TH_SHFT  0


#define WF_PLE_TOP_AMSDU_TXD_COMP_MAP_1_TXD_COMPARE_NEED_MAP_ADDR \
	WF_PLE_TOP_AMSDU_TXD_COMP_MAP_1_ADDR
#define WF_PLE_TOP_AMSDU_TXD_COMP_MAP_1_TXD_COMPARE_NEED_MAP_MASK 0xFFFFFFFF
	/* TXD_COMPARE_NEED_MAP[31..0] */
#define WF_PLE_TOP_AMSDU_TXD_COMP_MAP_1_TXD_COMPARE_NEED_MAP_SHFT 0


#define WF_PLE_TOP_AMSDU_INT_N9_ERR_MASK_EN_AMSDU_CTRL_HANG_ERR_ADDR \
	WF_PLE_TOP_AMSDU_INT_N9_ERR_MASK_ADDR
#define WF_PLE_TOP_AMSDU_INT_N9_ERR_MASK_EN_AMSDU_CTRL_HANG_ERR_MASK 0x00020000
	/* EN_AMSDU_CTRL_HANG_ERR[17] */
#define WF_PLE_TOP_AMSDU_INT_N9_ERR_MASK_EN_AMSDU_CTRL_HANG_ERR_SHFT 17
#define WF_PLE_TOP_AMSDU_INT_N9_ERR_MASK_EN_AMSDU_PORT_HANG_ERR_ADDR \
	WF_PLE_TOP_AMSDU_INT_N9_ERR_MASK_ADDR
#define WF_PLE_TOP_AMSDU_INT_N9_ERR_MASK_EN_AMSDU_PORT_HANG_ERR_MASK 0x00010000
	/* EN_AMSDU_PORT_HANG_ERR[16] */
#define WF_PLE_TOP_AMSDU_INT_N9_ERR_MASK_EN_AMSDU_PORT_HANG_ERR_SHFT 16
#define WF_PLE_TOP_AMSDU_INT_N9_ERR_MASK_EN_AMSDU_DATA_OPER_ERR_ADDR \
	WF_PLE_TOP_AMSDU_INT_N9_ERR_MASK_ADDR
#define WF_PLE_TOP_AMSDU_INT_N9_ERR_MASK_EN_AMSDU_DATA_OPER_ERR_MASK 0x00001000
	/* EN_AMSDU_DATA_OPER_ERR[12] */
#define WF_PLE_TOP_AMSDU_INT_N9_ERR_MASK_EN_AMSDU_DATA_OPER_ERR_SHFT 12
#define WF_PLE_TOP_AMSDU_INT_N9_ERR_MASK_EN_AMSDU_PAGE_UDF_ADDR \
	WF_PLE_TOP_AMSDU_INT_N9_ERR_MASK_ADDR
#define WF_PLE_TOP_AMSDU_INT_N9_ERR_MASK_EN_AMSDU_PAGE_UDF_MASK 0x00000010
	/* EN_AMSDU_PAGE_UDF[4] */
#define WF_PLE_TOP_AMSDU_INT_N9_ERR_MASK_EN_AMSDU_PAGE_UDF_SHFT 4
#define WF_PLE_TOP_AMSDU_INT_N9_ERR_MASK_EN_AMSDU_Q_CMD_ERR_ADDR \
	WF_PLE_TOP_AMSDU_INT_N9_ERR_MASK_ADDR
#define WF_PLE_TOP_AMSDU_INT_N9_ERR_MASK_EN_AMSDU_Q_CMD_ERR_MASK 0x00000001
	/* EN_AMSDU_Q_CMD_ERR[0] */
#define WF_PLE_TOP_AMSDU_INT_N9_ERR_MASK_EN_AMSDU_Q_CMD_ERR_SHFT 0


#define WF_PLE_TOP_AMSDU_INT_N9_ERR_STS_AMSDU_CTRL_HANG_ERR_ADDR \
	WF_PLE_TOP_AMSDU_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_AMSDU_INT_N9_ERR_STS_AMSDU_CTRL_HANG_ERR_MASK 0x00020000
	/* AMSDU_CTRL_HANG_ERR[17] */
#define WF_PLE_TOP_AMSDU_INT_N9_ERR_STS_AMSDU_CTRL_HANG_ERR_SHFT 17
#define WF_PLE_TOP_AMSDU_INT_N9_ERR_STS_AMSDU_PORT_HANG_ERR_ADDR \
	WF_PLE_TOP_AMSDU_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_AMSDU_INT_N9_ERR_STS_AMSDU_PORT_HANG_ERR_MASK 0x00010000
	/* AMSDU_PORT_HANG_ERR[16] */
#define WF_PLE_TOP_AMSDU_INT_N9_ERR_STS_AMSDU_PORT_HANG_ERR_SHFT 16
#define WF_PLE_TOP_AMSDU_INT_N9_ERR_STS_AMSDU_DATA_OPER_ERR_ADDR \
	WF_PLE_TOP_AMSDU_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_AMSDU_INT_N9_ERR_STS_AMSDU_DATA_OPER_ERR_MASK 0x00001000
	/* AMSDU_DATA_OPER_ERR[12] */
#define WF_PLE_TOP_AMSDU_INT_N9_ERR_STS_AMSDU_DATA_OPER_ERR_SHFT 12
#define WF_PLE_TOP_AMSDU_INT_N9_ERR_STS_AMSDU_PAGE_UDF_ADDR \
	WF_PLE_TOP_AMSDU_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_AMSDU_INT_N9_ERR_STS_AMSDU_PAGE_UDF_MASK    0x00000010
	/* AMSDU_PAGE_UDF[4] */
#define WF_PLE_TOP_AMSDU_INT_N9_ERR_STS_AMSDU_PAGE_UDF_SHFT    4
#define WF_PLE_TOP_AMSDU_INT_N9_ERR_STS_AMSDU_Q_CMD_ERR_ADDR \
	WF_PLE_TOP_AMSDU_INT_N9_ERR_STS_ADDR
#define WF_PLE_TOP_AMSDU_INT_N9_ERR_STS_AMSDU_Q_CMD_ERR_MASK   0x00000001
	/* AMSDU_Q_CMD_ERR[0] */
#define WF_PLE_TOP_AMSDU_INT_N9_ERR_STS_AMSDU_Q_CMD_ERR_SHFT   0


#define WF_PLE_TOP_AMSDU_PEEK_CR_00_AMSDU_ARB_CS_ADDR \
	WF_PLE_TOP_AMSDU_PEEK_CR_00_ADDR
#define WF_PLE_TOP_AMSDU_PEEK_CR_00_AMSDU_ARB_CS_MASK          0x07000000
	/* AMSDU_ARB_CS[26..24] */
#define WF_PLE_TOP_AMSDU_PEEK_CR_00_AMSDU_ARB_CS_SHFT          24
#define WF_PLE_TOP_AMSDU_PEEK_CR_00_AMSDU_Q_EMPTY_CS_ADDR \
	WF_PLE_TOP_AMSDU_PEEK_CR_00_ADDR
#define WF_PLE_TOP_AMSDU_PEEK_CR_00_AMSDU_Q_EMPTY_CS_MASK      0x00030000
	/* AMSDU_Q_EMPTY_CS[17..16] */
#define WF_PLE_TOP_AMSDU_PEEK_CR_00_AMSDU_Q_EMPTY_CS_SHFT      16
#define WF_PLE_TOP_AMSDU_PEEK_CR_00_AMSDU_CS_ADDR \
	WF_PLE_TOP_AMSDU_PEEK_CR_00_ADDR
#define WF_PLE_TOP_AMSDU_PEEK_CR_00_AMSDU_CS_MASK              0x00001F00
	/* AMSDU_CS[12..8] */
#define WF_PLE_TOP_AMSDU_PEEK_CR_00_AMSDU_CS_SHFT              8
#define WF_PLE_TOP_AMSDU_PEEK_CR_00_AMSDU_DOP_CS_ADDR \
	WF_PLE_TOP_AMSDU_PEEK_CR_00_ADDR
#define WF_PLE_TOP_AMSDU_PEEK_CR_00_AMSDU_DOP_CS_MASK          0x0000000F
	/* AMSDU_DOP_CS[3..0] */
#define WF_PLE_TOP_AMSDU_PEEK_CR_00_AMSDU_DOP_CS_SHFT          0


#define WF_PLE_TOP_AMSDU_PEEK_CR_01_AMSDU_QOP_ALLOCATE_CS_ADDR \
	WF_PLE_TOP_AMSDU_PEEK_CR_01_ADDR
#define WF_PLE_TOP_AMSDU_PEEK_CR_01_AMSDU_QOP_ALLOCATE_CS_MASK 0x00700000
	/* AMSDU_QOP_ALLOCATE_CS[22..20] */
#define WF_PLE_TOP_AMSDU_PEEK_CR_01_AMSDU_QOP_ALLOCATE_CS_SHFT 20
#define WF_PLE_TOP_AMSDU_PEEK_CR_01_AMSDU_QOP_PL_OCP_CS_ADDR \
	WF_PLE_TOP_AMSDU_PEEK_CR_01_ADDR
#define WF_PLE_TOP_AMSDU_PEEK_CR_01_AMSDU_QOP_PL_OCP_CS_MASK   0x00030000
	/* AMSDU_QOP_PL_OCP_CS[17..16] */
#define WF_PLE_TOP_AMSDU_PEEK_CR_01_AMSDU_QOP_PL_OCP_CS_SHFT   16
#define WF_PLE_TOP_AMSDU_PEEK_CR_01_AMSDU_QOP_RL_OCP_CS_ADDR \
	WF_PLE_TOP_AMSDU_PEEK_CR_01_ADDR
#define WF_PLE_TOP_AMSDU_PEEK_CR_01_AMSDU_QOP_RL_OCP_CS_MASK   0x00003000
	/* AMSDU_QOP_RL_OCP_CS[13..12] */
#define WF_PLE_TOP_AMSDU_PEEK_CR_01_AMSDU_QOP_RL_OCP_CS_SHFT   12
#define WF_PLE_TOP_AMSDU_PEEK_CR_01_AMSDU_QOP_Q_OPER_CS_ADDR \
	WF_PLE_TOP_AMSDU_PEEK_CR_01_ADDR
#define WF_PLE_TOP_AMSDU_PEEK_CR_01_AMSDU_QOP_Q_OPER_CS_MASK   0x00000F00
	/* AMSDU_QOP_Q_OPER_CS[11..8] */
#define WF_PLE_TOP_AMSDU_PEEK_CR_01_AMSDU_QOP_Q_OPER_CS_SHFT   8
#define WF_PLE_TOP_AMSDU_PEEK_CR_01_AMSDU_DOP_CACHE_CS_ADDR \
	WF_PLE_TOP_AMSDU_PEEK_CR_01_ADDR
#define WF_PLE_TOP_AMSDU_PEEK_CR_01_AMSDU_DOP_CACHE_CS_MASK    0x00000030
	/* AMSDU_DOP_CACHE_CS[5..4] */
#define WF_PLE_TOP_AMSDU_PEEK_CR_01_AMSDU_DOP_CACHE_CS_SHFT    4
#define WF_PLE_TOP_AMSDU_PEEK_CR_01_AMSDU_DOP_PBUF_CS_ADDR \
	WF_PLE_TOP_AMSDU_PEEK_CR_01_ADDR
#define WF_PLE_TOP_AMSDU_PEEK_CR_01_AMSDU_DOP_PBUF_CS_MASK     0x00000007
	/* AMSDU_DOP_PBUF_CS[2..0] */
#define WF_PLE_TOP_AMSDU_PEEK_CR_01_AMSDU_DOP_PBUF_CS_SHFT     0


#define WF_PLE_TOP_AMSDU_PACK_1_MSDU_CNT_pack_1_msdu_cnt_ADDR \
	WF_PLE_TOP_AMSDU_PACK_1_MSDU_CNT_ADDR
#define WF_PLE_TOP_AMSDU_PACK_1_MSDU_CNT_pack_1_msdu_cnt_MASK  0x0000FFFF
	/* pack_1_msdu_cnt[15..0] */
#define WF_PLE_TOP_AMSDU_PACK_1_MSDU_CNT_pack_1_msdu_cnt_SHFT  0


#define WF_PLE_TOP_AMSDU_PACK_2_MSDU_CNT_pack_2_msdu_cnt_ADDR \
	WF_PLE_TOP_AMSDU_PACK_2_MSDU_CNT_ADDR
#define WF_PLE_TOP_AMSDU_PACK_2_MSDU_CNT_pack_2_msdu_cnt_MASK  0x0000FFFF
	/* pack_2_msdu_cnt[15..0] */
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#define WF_PLE_TOP_AMSDU_PACK_3_MSDU_CNT_pack_3_msdu_cnt_ADDR \
	WF_PLE_TOP_AMSDU_PACK_3_MSDU_CNT_ADDR
#define WF_PLE_TOP_AMSDU_PACK_3_MSDU_CNT_pack_3_msdu_cnt_MASK  0x0000FFFF
	/* pack_3_msdu_cnt[15..0] */
#define WF_PLE_TOP_AMSDU_PACK_3_MSDU_CNT_pack_3_msdu_cnt_SHFT  0


#define WF_PLE_TOP_AMSDU_PACK_4_MSDU_CNT_pack_4_msdu_cnt_ADDR \
	WF_PLE_TOP_AMSDU_PACK_4_MSDU_CNT_ADDR
#define WF_PLE_TOP_AMSDU_PACK_4_MSDU_CNT_pack_4_msdu_cnt_MASK  0x0000FFFF
	/* pack_4_msdu_cnt[15..0] */
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#define WF_PLE_TOP_AMSDU_PACK_5_MSDU_CNT_pack_5_msdu_cnt_ADDR \
	WF_PLE_TOP_AMSDU_PACK_5_MSDU_CNT_ADDR
#define WF_PLE_TOP_AMSDU_PACK_5_MSDU_CNT_pack_5_msdu_cnt_MASK  0x0000FFFF
	/* pack_5_msdu_cnt[15..0] */
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#define WF_PLE_TOP_AMSDU_PACK_6_MSDU_CNT_pack_6_msdu_cnt_ADDR \
	WF_PLE_TOP_AMSDU_PACK_6_MSDU_CNT_ADDR
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	WF_PLE_TOP_AMSDU_PACK_7_MSDU_CNT_ADDR
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#define WF_PLE_TOP_AMSDU_PACK_8_MSDU_CNT_pack_8_msdu_cnt_ADDR \
	WF_PLE_TOP_AMSDU_PACK_8_MSDU_CNT_ADDR
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	/* pack_8_msdu_cnt[15..0] */
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#ifdef __cplusplus
}
#endif

#endif
	/* __WF_PLE_TOP_REGS_H__ */
