/* SPDX-License-Identifier: BSD-2-Clause */
/*
 * Copyright (c) 2021 MediaTek Inc.
 */

/* [File]            : wf_pse_top.h */
/* [Revision time]   : Sun Jul  4 21:03:46 2021 */
/* [Description]     : This file is auto generated by CODA */
/*                     reserved. */

#ifndef __WF_PSE_TOP_REGS_H__
#define __WF_PSE_TOP_REGS_H__

#ifdef __cplusplus
extern "C" {
#endif


/* ************************************************************************** */
/*  */
/* WF_PSE_TOP CR Definitions */
/*  */
/* ************************************************************************** */

#define WF_PSE_TOP_BASE                                        0x820c8000

#define WF_PSE_TOP_GC_ADDR \
	(WF_PSE_TOP_BASE + 0x00) /* 8000 */
#define WF_PSE_TOP_PBUF_CTRL_ADDR \
	(WF_PSE_TOP_BASE + 0x04) /* 8004 */
#define WF_PSE_TOP_INT_N9_EN_MASK_ADDR \
	(WF_PSE_TOP_BASE + 0x08) /* 8008 */
#define WF_PSE_TOP_INT_N9_ERR_MASK_ADDR \
	(WF_PSE_TOP_BASE + 0x24) /* 8024 */
#define WF_PSE_TOP_INT_N9_ERR1_MASK_ADDR \
	(WF_PSE_TOP_BASE + 0x28) /* 8028 */
#define WF_PSE_TOP_INT_N9_STS_ADDR \
	(WF_PSE_TOP_BASE + 0x30) /* 8030 */
#define WF_PSE_TOP_INT_N9_ERR_STS_ADDR \
	(WF_PSE_TOP_BASE + 0x34) /* 8034 */
#define WF_PSE_TOP_INT_N9_ERR1_STS_ADDR \
	(WF_PSE_TOP_BASE + 0x38) /* 8038 */
#define WF_PSE_TOP_QUEUE_EMPTY_ADDR \
	(WF_PSE_TOP_BASE + 0xB0) /* 80B0 */
#define WF_PSE_TOP_QUEUE_EMPTY_MASK_ADDR \
	(WF_PSE_TOP_BASE + 0xB4) /* 80B4 */
#define WF_PSE_TOP_PSE_LP_CTRL_ADDR \
	(WF_PSE_TOP_BASE + 0xB8) /* 80B8 */
#define WF_PSE_TOP_QUEUE_EMPTY_1_ADDR \
	(WF_PSE_TOP_BASE + 0xBC) /* 80BC */
#define WF_PSE_TOP_TO_N9_INT_ADDR \
	(WF_PSE_TOP_BASE + 0xF0) /* 80F0 */
#define WF_PSE_TOP_GROUP_REFILL_CTRL_ADDR \
	(WF_PSE_TOP_BASE + 0x108) /* 8108 */
#define WF_PSE_TOP_FREEPG_START_END_ADDR \
	(WF_PSE_TOP_BASE + 0x10C) /* 810C */
#define WF_PSE_TOP_PG_HIF0_GROUP_ADDR \
	(WF_PSE_TOP_BASE + 0x110) /* 8110 */
#define WF_PSE_TOP_PG_HIF1_GROUP_ADDR \
	(WF_PSE_TOP_BASE + 0x114) /* 8114 */
#define WF_PSE_TOP_PG_CPU_GROUP_ADDR \
	(WF_PSE_TOP_BASE + 0x118) /* 8118 */
#define WF_PSE_TOP_PG_PLE_GROUP_ADDR \
	(WF_PSE_TOP_BASE + 0x11C) /* 811C */
#define WF_PSE_TOP_PG_PLE1_GROUP_ADDR \
	(WF_PSE_TOP_BASE + 0x120) /* 8120 */
#define WF_PSE_TOP_PG_LMAC0_GROUP_ADDR \
	(WF_PSE_TOP_BASE + 0x124) /* 8124 */
#define WF_PSE_TOP_PG_LMAC1_GROUP_ADDR \
	(WF_PSE_TOP_BASE + 0x128) /* 8128 */
#define WF_PSE_TOP_PG_LMAC2_GROUP_ADDR \
	(WF_PSE_TOP_BASE + 0x12C) /* 812C */
#define WF_PSE_TOP_PG_LMAC3_GROUP_ADDR \
	(WF_PSE_TOP_BASE + 0x130) /* 8130 */
#define WF_PSE_TOP_PG_MDP_GROUP_ADDR \
	(WF_PSE_TOP_BASE + 0x134) /* 8134 */
#define WF_PSE_TOP_PG_MDP1_GROUP_ADDR \
	(WF_PSE_TOP_BASE + 0x138) /* 8138 */
#define WF_PSE_TOP_PG_MDP2_GROUP_ADDR \
	(WF_PSE_TOP_BASE + 0x13C) /* 813C */
#define WF_PSE_TOP_PG_HIF2_GROUP_ADDR \
	(WF_PSE_TOP_BASE + 0x140) /* 8140 */
#define WF_PSE_TOP_HIF0_PG_INFO_ADDR \
	(WF_PSE_TOP_BASE + 0x150) /* 8150 */
#define WF_PSE_TOP_HIF1_PG_INFO_ADDR \
	(WF_PSE_TOP_BASE + 0x154) /* 8154 */
#define WF_PSE_TOP_CPU_PG_INFO_ADDR \
	(WF_PSE_TOP_BASE + 0x158) /* 8158 */
#define WF_PSE_TOP_PLE_PG_INFO_ADDR \
	(WF_PSE_TOP_BASE + 0x15C) /* 815C */
#define WF_PSE_TOP_PLE1_PG_INFO_ADDR \
	(WF_PSE_TOP_BASE + 0x160) /* 8160 */
#define WF_PSE_TOP_LMAC0_PG_INFO_ADDR \
	(WF_PSE_TOP_BASE + 0x164) /* 8164 */
#define WF_PSE_TOP_LMAC1_PG_INFO_ADDR \
	(WF_PSE_TOP_BASE + 0x168) /* 8168 */
#define WF_PSE_TOP_LMAC2_PG_INFO_ADDR \
	(WF_PSE_TOP_BASE + 0x16C) /* 816C */
#define WF_PSE_TOP_LMAC3_PG_INFO_ADDR \
	(WF_PSE_TOP_BASE + 0x170) /* 8170 */
#define WF_PSE_TOP_MDP_PG_INFO_ADDR \
	(WF_PSE_TOP_BASE + 0x174) /* 8174 */
#define WF_PSE_TOP_MDP1_PG_INFO_ADDR \
	(WF_PSE_TOP_BASE + 0x178) /* 8178 */
#define WF_PSE_TOP_MDP2_PG_INFO_ADDR \
	(WF_PSE_TOP_BASE + 0x17C) /* 817C */
#define WF_PSE_TOP_HIF2_PG_INFO_ADDR \
	(WF_PSE_TOP_BASE + 0x180) /* 8180 */
#define WF_PSE_TOP_MDP3_PG_INFO_ADDR \
	(WF_PSE_TOP_BASE + 0x184) /* 8184 */
#define WF_PSE_TOP_DTIM_CTRL_ADDR \
	(WF_PSE_TOP_BASE + 0x190) /* 8190 */
#define WF_PSE_TOP_FREEPG_START_END_DTIM_ADDR \
	(WF_PSE_TOP_BASE + 0x194) /* 8194 */
#define WF_PSE_TOP_PG_LMAC0_GROUP_DTIM_ADDR \
	(WF_PSE_TOP_BASE + 0x198) /* 8198 */
#define WF_PSE_TOP_PG_LMAC1_GROUP_DTIM_ADDR \
	(WF_PSE_TOP_BASE + 0x19C) /* 819C */
#define WF_PSE_TOP_PG_MDP_GROUP_DTIM_ADDR \
	(WF_PSE_TOP_BASE + 0x1A0) /* 81A0 */
#define WF_PSE_TOP_FL_QUE_CTRL_0_ADDR \
	(WF_PSE_TOP_BASE + 0x1B0) /* 81B0 */
#define WF_PSE_TOP_FL_QUE_CTRL_1_ADDR \
	(WF_PSE_TOP_BASE + 0x1B4) /* 81B4 */
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	(WF_PSE_TOP_BASE + 0x1B8) /* 81B8 */
#define WF_PSE_TOP_FL_QUE_CTRL_3_ADDR \
	(WF_PSE_TOP_BASE + 0x1BC) /* 81BC */
#define WF_PSE_TOP_PL_QUE_CTRL_0_ADDR \
	(WF_PSE_TOP_BASE + 0x1C0) /* 81C0 */
#define WF_PSE_TOP_PLE_ENQ_PKT_NUM_ADDR \
	(WF_PSE_TOP_BASE + 0x1F0) /* 81F0 */
#define WF_PSE_TOP_CPU_ENQ_PKT_NUM_ADDR \
	(WF_PSE_TOP_BASE + 0x1F4) /* 81F4 */
#define WF_PSE_TOP_LMAC_ENQ_PKT_NUM_ADDR \
	(WF_PSE_TOP_BASE + 0x1F8) /* 81F8 */
#define WF_PSE_TOP_HIF_ENQ_PKT_NUM_ADDR \
	(WF_PSE_TOP_BASE + 0x1FC) /* 81FC */
#define WF_PSE_TOP_MDP_ENQ_PKT_NUM_ADDR \
	(WF_PSE_TOP_BASE + 0x200) /* 8200 */
#define WF_PSE_TOP_RX_ENQ_PKT_NUM_ADDR \
	(WF_PSE_TOP_BASE + 0x204) /* 8204 */
#define WF_PSE_TOP_MDP_ENQ_PKT_NUM_1_ADDR \
	(WF_PSE_TOP_BASE + 0x208) /* 8208 */
#define WF_PSE_TOP_RL_BUF_CTRL_0_ADDR \
	(WF_PSE_TOP_BASE + 0x210) /* 8210 */
#define WF_PSE_TOP_RL_BUF_CTRL_1_ADDR \
	(WF_PSE_TOP_BASE + 0x214) /* 8214 */
#define WF_PSE_TOP_TIMEOUT_CTRL_ADDR \
	(WF_PSE_TOP_BASE + 0x244) /* 8244 */
#define WF_PSE_TOP_FSM_IDLE_WD_CTRL_ADDR \
	(WF_PSE_TOP_BASE + 0x248) /* 8248 */
#define WF_PSE_TOP_FSM_IDLE_WD_EN_ADDR \
	(WF_PSE_TOP_BASE + 0x24C) /* 824C */
#define WF_PSE_TOP_PSE_WFDMA_BUF_CTRL_ADDR \
	(WF_PSE_TOP_BASE + 0x250) /* 8250 */
#define WF_PSE_TOP_PSE_MISC_FUNC_CTRL_ADDR \
	(WF_PSE_TOP_BASE + 0x254) /* 8254 */
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_ADDR \
	(WF_PSE_TOP_BASE + 0x258) /* 8258 */
#define WF_PSE_TOP_PSE_INTER_ERR_FLAG_ADDR \
	(WF_PSE_TOP_BASE + 0x280) /* 8280 */
#define WF_PSE_TOP_PSE_SER_CTRL_ADDR \
	(WF_PSE_TOP_BASE + 0x2A0) /* 82A0 */
#define WF_PSE_TOP_PSE_MBIST_RP_FUSE_ADDR \
	(WF_PSE_TOP_BASE + 0x2B0) /* 82B0 */
#define WF_PSE_TOP_PSE_MBIST_RP_FUSE_1_ADDR \
	(WF_PSE_TOP_BASE + 0x2B4) /* 82B4 */
#define WF_PSE_TOP_PSE_MBIST_RP_FUSE_2_ADDR \
	(WF_PSE_TOP_BASE + 0x2BC) /* 82BC */
#define WF_PSE_TOP_SRAM_MBIST_CTRL_ADDR \
	(WF_PSE_TOP_BASE + 0x2D0) /* 82D0 */
#define WF_PSE_TOP_SRAM_MBIST_DELSEL_ADDR \
	(WF_PSE_TOP_BASE + 0x2D4) /* 82D4 */
#define WF_PSE_TOP_SRAM_MBIST_DELSEL_1_ADDR \
	(WF_PSE_TOP_BASE + 0x2D8) /* 82D8 */
#define WF_PSE_TOP_PSE_MBIST_RP_FUSE_3_ADDR \
	(WF_PSE_TOP_BASE + 0x2E0) /* 82E0 */
#define WF_PSE_TOP_PSE_MBIST_RP_FUSE_4_ADDR \
	(WF_PSE_TOP_BASE + 0x2E4) /* 82E4 */
#define WF_PSE_TOP_PSE_MBIST_RP_FUSE_5_ADDR \
	(WF_PSE_TOP_BASE + 0x2E8) /* 82E8 */
#define WF_PSE_TOP_DBG_CTRL_ADDR \
	(WF_PSE_TOP_BASE + 0x2EC) /* 82EC */
#define WF_PSE_TOP_C_GET_FID_0_ADDR \
	(WF_PSE_TOP_BASE + 0x310) /* 8310 */
#define WF_PSE_TOP_C_GET_FID_1_ADDR \
	(WF_PSE_TOP_BASE + 0x314) /* 8314 */
#define WF_PSE_TOP_C_EN_QUEUE_0_ADDR \
	(WF_PSE_TOP_BASE + 0x320) /* 8320 */
#define WF_PSE_TOP_C_EN_QUEUE_1_ADDR \
	(WF_PSE_TOP_BASE + 0x324) /* 8324 */
#define WF_PSE_TOP_C_EN_QUEUE_2_ADDR \
	(WF_PSE_TOP_BASE + 0x328) /* 8328 */
#define WF_PSE_TOP_C_DE_QUEUE_0_ADDR \
	(WF_PSE_TOP_BASE + 0x330) /* 8330 */
#define WF_PSE_TOP_C_DE_QUEUE_1_ADDR \
	(WF_PSE_TOP_BASE + 0x334) /* 8334 */
#define WF_PSE_TOP_C_DE_QUEUE_2_ADDR \
	(WF_PSE_TOP_BASE + 0x338) /* 8338 */
#define WF_PSE_TOP_C_DE_QUEUE_3_ADDR \
	(WF_PSE_TOP_BASE + 0x33C) /* 833C */
#define WF_PSE_TOP_C_DE_QUEUE_4_ADDR \
	(WF_PSE_TOP_BASE + 0x340) /* 8340 */
#define WF_PSE_TOP_ALLOCATE_0_ADDR \
	(WF_PSE_TOP_BASE + 0x350) /* 8350 */
#define WF_PSE_TOP_ALLOCATE_1_ADDR \
	(WF_PSE_TOP_BASE + 0x354) /* 8354 */
#define WF_PSE_TOP_FREEPG_CNT_ADDR \
	(WF_PSE_TOP_BASE + 0x3A0) /* 83A0 */
#define WF_PSE_TOP_FREEPG_HEAD_TAIL_ADDR \
	(WF_PSE_TOP_BASE + 0x3A4) /* 83A4 */
#define WF_PSE_TOP_PSE_SEEK_CR_00_ADDR \
	(WF_PSE_TOP_BASE + 0x3D0) /* 83D0 */
#define WF_PSE_TOP_PSE_SEEK_CR_01_ADDR \
	(WF_PSE_TOP_BASE + 0x3D4) /* 83D4 */
#define WF_PSE_TOP_PSE_SEEK_CR_02_ADDR \
	(WF_PSE_TOP_BASE + 0x3D8) /* 83D8 */
#define WF_PSE_TOP_PSE_SEEK_CR_03_ADDR \
	(WF_PSE_TOP_BASE + 0x3DC) /* 83DC */
#define WF_PSE_TOP_PSE_SEEK_CR_04_ADDR \
	(WF_PSE_TOP_BASE + 0x3E0) /* 83E0 */
#define WF_PSE_TOP_PSE_SEEK_CR_05_ADDR \
	(WF_PSE_TOP_BASE + 0x3E4) /* 83E4 */
#define WF_PSE_TOP_PSE_SEEK_CR_06_ADDR \
	(WF_PSE_TOP_BASE + 0x3E8) /* 83E8 */
#define WF_PSE_TOP_PSE_SEEK_CR_07_ADDR \
	(WF_PSE_TOP_BASE + 0x3EC) /* 83EC */
#define WF_PSE_TOP_PSE_SEEK_CR_08_ADDR \
	(WF_PSE_TOP_BASE + 0x3F0) /* 83F0 */
#define WF_PSE_TOP_PSE_SEEK_CR_09_ADDR \
	(WF_PSE_TOP_BASE + 0x3F4) /* 83F4 */
#define WF_PSE_TOP_PSE_SEEK_CR_10_ADDR \
	(WF_PSE_TOP_BASE + 0x3F8) /* 83F8 */





#define WF_PSE_TOP_GC_GC_RSV1_ADDR \
	WF_PSE_TOP_GC_ADDR
#define WF_PSE_TOP_GC_GC_RSV1_MASK                             0xFFF80000
	/* GC_RSV1[31..19] */
#define WF_PSE_TOP_GC_GC_RSV1_SHFT                             19
#define WF_PSE_TOP_GC_DIS_PSE_DYN_CKG_ADDR \
	WF_PSE_TOP_GC_ADDR
#define WF_PSE_TOP_GC_DIS_PSE_DYN_CKG_MASK                     0x00040000
	/* DIS_PSE_DYN_CKG[18] */
#define WF_PSE_TOP_GC_DIS_PSE_DYN_CKG_SHFT                     18
#define WF_PSE_TOP_GC_GC_RSV0_ADDR \
	WF_PSE_TOP_GC_ADDR
#define WF_PSE_TOP_GC_GC_RSV0_MASK                             0x00020000
	/* GC_RSV0[17] */
#define WF_PSE_TOP_GC_GC_RSV0_SHFT                             17
#define WF_PSE_TOP_GC_SRAM_MBIST_RESET_ADDR \
	WF_PSE_TOP_GC_ADDR
#define WF_PSE_TOP_GC_SRAM_MBIST_RESET_MASK                    0x00010000
	/* SRAM_MBIST_RESET[16] */
#define WF_PSE_TOP_GC_SRAM_MBIST_RESET_SHFT                    16
#define WF_PSE_TOP_GC_INIT_DONE_ADDR \
	WF_PSE_TOP_GC_ADDR
#define WF_PSE_TOP_GC_INIT_DONE_MASK                           0x00000004
	/* INIT_DONE[2] */
#define WF_PSE_TOP_GC_INIT_DONE_SHFT                           2
#define WF_PSE_TOP_GC_LOGIC_RESET_ADDR \
	WF_PSE_TOP_GC_ADDR
#define WF_PSE_TOP_GC_LOGIC_RESET_MASK                         0x00000002
	/* LOGIC_RESET[1] */
#define WF_PSE_TOP_GC_LOGIC_RESET_SHFT                         1
#define WF_PSE_TOP_GC_ALL_RESET_ADDR \
	WF_PSE_TOP_GC_ADDR
#define WF_PSE_TOP_GC_ALL_RESET_MASK                           0x00000001
	/* ALL_RESET[0] */
#define WF_PSE_TOP_GC_ALL_RESET_SHFT                           0


#define WF_PSE_TOP_PBUF_CTRL_PAGE_SIZE_CFG_ADDR \
	WF_PSE_TOP_PBUF_CTRL_ADDR
#define WF_PSE_TOP_PBUF_CTRL_PAGE_SIZE_CFG_MASK                0x80000000
	/* PAGE_SIZE_CFG[31] */
#define WF_PSE_TOP_PBUF_CTRL_PAGE_SIZE_CFG_SHFT                31
#define WF_PSE_TOP_PBUF_CTRL_PBUF_OFFSET_ADDR \
	WF_PSE_TOP_PBUF_CTRL_ADDR
#define WF_PSE_TOP_PBUF_CTRL_PBUF_OFFSET_MASK                  0x03FE0000
	/* PBUF_OFFSET[25..17] */
#define WF_PSE_TOP_PBUF_CTRL_PBUF_OFFSET_SHFT                  17
#define WF_PSE_TOP_PBUF_CTRL_TOTAL_PAGE_NUM_ADDR \
	WF_PSE_TOP_PBUF_CTRL_ADDR
#define WF_PSE_TOP_PBUF_CTRL_TOTAL_PAGE_NUM_MASK               0x00000FFF
	/* TOTAL_PAGE_NUM[11..0] */
#define WF_PSE_TOP_PBUF_CTRL_TOTAL_PAGE_NUM_SHFT               0


#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q12_NE_ADDR \
	WF_PSE_TOP_INT_N9_EN_MASK_ADDR
#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q12_NE_MASK           0x80000000
	/* EN_HIF_Q12_NE[31] */
#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q12_NE_SHFT           31
#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q11_NE_ADDR \
	WF_PSE_TOP_INT_N9_EN_MASK_ADDR
#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q11_NE_MASK           0x40000000
	/* EN_HIF_Q11_NE[30] */
#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q11_NE_SHFT           30
#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q10_NE_ADDR \
	WF_PSE_TOP_INT_N9_EN_MASK_ADDR
#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q10_NE_MASK           0x20000000
	/* EN_HIF_Q10_NE[29] */
#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q10_NE_SHFT           29
#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q9_NE_ADDR \
	WF_PSE_TOP_INT_N9_EN_MASK_ADDR
#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q9_NE_MASK            0x10000000
	/* EN_HIF_Q9_NE[28] */
#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q9_NE_SHFT            28
#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q8_NE_ADDR \
	WF_PSE_TOP_INT_N9_EN_MASK_ADDR
#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q8_NE_MASK            0x08000000
	/* EN_HIF_Q8_NE[27] */
#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q8_NE_SHFT            27
#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q7_NE_ADDR \
	WF_PSE_TOP_INT_N9_EN_MASK_ADDR
#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q7_NE_MASK            0x04000000
	/* EN_HIF_Q7_NE[26] */
#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q7_NE_SHFT            26
#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q6_NE_ADDR \
	WF_PSE_TOP_INT_N9_EN_MASK_ADDR
#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q6_NE_MASK            0x02000000
	/* EN_HIF_Q6_NE[25] */
#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q6_NE_SHFT            25
#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q5_NE_ADDR \
	WF_PSE_TOP_INT_N9_EN_MASK_ADDR
#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q5_NE_MASK            0x01000000
	/* EN_HIF_Q5_NE[24] */
#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q5_NE_SHFT            24
#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q4_NE_ADDR \
	WF_PSE_TOP_INT_N9_EN_MASK_ADDR
#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q4_NE_MASK            0x00800000
	/* EN_HIF_Q4_NE[23] */
#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q4_NE_SHFT            23
#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q3_NE_ADDR \
	WF_PSE_TOP_INT_N9_EN_MASK_ADDR
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	/* EN_HIF_Q3_NE[22] */
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#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q2_NE_ADDR \
	WF_PSE_TOP_INT_N9_EN_MASK_ADDR
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	/* EN_HIF_Q2_NE[21] */
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#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q1_NE_ADDR \
	WF_PSE_TOP_INT_N9_EN_MASK_ADDR
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	/* EN_HIF_Q1_NE[20] */
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#define WF_PSE_TOP_INT_N9_EN_MASK_EN_HIF_Q0_NE_ADDR \
	WF_PSE_TOP_INT_N9_EN_MASK_ADDR
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	/* EN_HIF_Q0_NE[19] */
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	WF_PSE_TOP_INT_N9_EN_MASK_ADDR
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	WF_PSE_TOP_INT_N9_EN_MASK_ADDR
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	WF_PSE_TOP_INT_N9_EN_MASK_ADDR
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	WF_PSE_TOP_INT_N9_EN_MASK_ADDR
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	WF_PSE_TOP_INT_N9_EN_MASK_ADDR
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	WF_PSE_TOP_INT_N9_EN_MASK_ADDR
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	WF_PSE_TOP_INT_N9_EN_MASK_ADDR
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	WF_PSE_TOP_INT_N9_EN_MASK_ADDR
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	/* EN_CPU_Q3_NE[3] */
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	WF_PSE_TOP_INT_N9_EN_MASK_ADDR
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	WF_PSE_TOP_INT_N9_ERR_MASK_ADDR
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	WF_PSE_TOP_INT_N9_ERR_MASK_ADDR
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	WF_PSE_TOP_INT_N9_ERR_MASK_ADDR
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	WF_PSE_TOP_INT_N9_ERR_MASK_ADDR
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	WF_PSE_TOP_INT_N9_ERR_MASK_ADDR
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	WF_PSE_TOP_INT_N9_ERR1_MASK_ADDR
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	WF_PSE_TOP_INT_N9_ERR1_MASK_ADDR
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	WF_PSE_TOP_INT_N9_ERR1_MASK_ADDR
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#define WF_PSE_TOP_INT_N9_ERR1_MASK_EN_WDT_ERR_P4_SHFT         4
#define WF_PSE_TOP_INT_N9_ERR1_MASK_EN_WDT_ERR_P3_ADDR \
	WF_PSE_TOP_INT_N9_ERR1_MASK_ADDR
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	/* EN_WDT_ERR_P3[3] */
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	WF_PSE_TOP_INT_N9_ERR1_MASK_ADDR
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	/* EN_WDT_ERR_P2[2] */
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#define WF_PSE_TOP_INT_N9_ERR1_MASK_EN_WDT_ERR_P1_ADDR \
	WF_PSE_TOP_INT_N9_ERR1_MASK_ADDR
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	/* EN_WDT_ERR_P1[1] */
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	WF_PSE_TOP_INT_N9_ERR1_MASK_ADDR
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	/* EN_WDT_ERR_P0[0] */
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#define WF_PSE_TOP_INT_N9_STS_HIF_Q11_NE_ADDR \
	WF_PSE_TOP_INT_N9_STS_ADDR
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	/* HIF_Q11_NE[30] */
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#define WF_PSE_TOP_INT_N9_STS_HIF_Q10_NE_ADDR \
	WF_PSE_TOP_INT_N9_STS_ADDR
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	/* HIF_Q10_NE[29] */
#define WF_PSE_TOP_INT_N9_STS_HIF_Q10_NE_SHFT                  29
#define WF_PSE_TOP_INT_N9_STS_HIF_Q9_NE_ADDR \
	WF_PSE_TOP_INT_N9_STS_ADDR
#define WF_PSE_TOP_INT_N9_STS_HIF_Q9_NE_MASK                   0x10000000
	/* HIF_Q9_NE[28] */
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#define WF_PSE_TOP_INT_N9_STS_HIF_Q8_NE_ADDR \
	WF_PSE_TOP_INT_N9_STS_ADDR
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	/* HIF_Q8_NE[27] */
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	WF_PSE_TOP_INT_N9_STS_ADDR
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	WF_PSE_TOP_INT_N9_STS_ADDR
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	/* HIF_Q6_NE[25] */
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	WF_PSE_TOP_INT_N9_STS_ADDR
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	/* HIF_Q5_NE[24] */
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	WF_PSE_TOP_INT_N9_STS_ADDR
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	/* HIF_Q4_NE[23] */
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	WF_PSE_TOP_INT_N9_STS_ADDR
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	/* HIF_Q3_NE[22] */
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	WF_PSE_TOP_INT_N9_STS_ADDR
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	/* HIF_Q2_NE[21] */
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	WF_PSE_TOP_INT_N9_STS_ADDR
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	/* HIF_Q1_NE[20] */
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	WF_PSE_TOP_INT_N9_STS_ADDR
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	/* HIF_Q0_NE[19] */
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	WF_PSE_TOP_INT_N9_STS_ADDR
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	/* LMAC_EMPTY_RAISE[18] */
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	WF_PSE_TOP_INT_N9_STS_ADDR
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	/* LMAC_EMPTY_FALL[17] */
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	WF_PSE_TOP_INT_N9_STS_ADDR
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#define WF_PSE_TOP_INT_N9_STS_ERROR_1_INT_ADDR \
	WF_PSE_TOP_INT_N9_STS_ADDR
#define WF_PSE_TOP_INT_N9_STS_ERROR_1_INT_MASK                 0x00004000
	/* ERROR_1_INT[14] */
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#define WF_PSE_TOP_INT_N9_STS_ERROR_INT_ADDR \
	WF_PSE_TOP_INT_N9_STS_ADDR
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	/* ERROR_INT[13] */
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#define WF_PSE_TOP_INT_N9_STS_LMAC_ENQ_ADDR \
	WF_PSE_TOP_INT_N9_STS_ADDR
#define WF_PSE_TOP_INT_N9_STS_LMAC_ENQ_MASK                    0x00001000
	/* LMAC_ENQ[12] */
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#define WF_PSE_TOP_INT_N9_STS_CPU_Q4_NE_ADDR \
	WF_PSE_TOP_INT_N9_STS_ADDR
#define WF_PSE_TOP_INT_N9_STS_CPU_Q4_NE_MASK                   0x00000010
	/* CPU_Q4_NE[4] */
#define WF_PSE_TOP_INT_N9_STS_CPU_Q4_NE_SHFT                   4
#define WF_PSE_TOP_INT_N9_STS_CPU_Q3_NE_ADDR \
	WF_PSE_TOP_INT_N9_STS_ADDR
#define WF_PSE_TOP_INT_N9_STS_CPU_Q3_NE_MASK                   0x00000008
	/* CPU_Q3_NE[3] */
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#define WF_PSE_TOP_INT_N9_STS_CPU_Q2_NE_ADDR \
	WF_PSE_TOP_INT_N9_STS_ADDR
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	/* CPU_Q2_NE[2] */
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#define WF_PSE_TOP_INT_N9_STS_CPU_Q1_NE_ADDR \
	WF_PSE_TOP_INT_N9_STS_ADDR
#define WF_PSE_TOP_INT_N9_STS_CPU_Q1_NE_MASK                   0x00000002
	/* CPU_Q1_NE[1] */
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#define WF_PSE_TOP_INT_N9_STS_CPU_Q0_NE_ADDR \
	WF_PSE_TOP_INT_N9_STS_ADDR
#define WF_PSE_TOP_INT_N9_STS_CPU_Q0_NE_MASK                   0x00000001
	/* CPU_Q0_NE[0] */
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#define WF_PSE_TOP_INT_N9_ERR_STS_DATA_OPER_ERR_P6_ADDR \
	WF_PSE_TOP_INT_N9_ERR_STS_ADDR
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	/* DATA_OPER_ERR_P6[30] */
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	WF_PSE_TOP_INT_N9_ERR_STS_ADDR
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	/* DATA_OPER_ERR_P5[29] */
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#define WF_PSE_TOP_INT_N9_ERR_STS_DATA_OPER_ERR_P4_ADDR \
	WF_PSE_TOP_INT_N9_ERR_STS_ADDR
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	WF_PSE_TOP_INT_N9_ERR_STS_ADDR
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	WF_PSE_TOP_INT_N9_ERR_STS_ADDR
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	WF_PSE_TOP_INT_N9_ERR_STS_ADDR
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	WF_PSE_TOP_INT_N9_ERR_STS_ADDR
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	WF_PSE_TOP_INT_N9_ERR_STS_ADDR
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	WF_PSE_TOP_INT_N9_ERR_STS_ADDR
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#define WF_PSE_TOP_INT_N9_ERR_STS_QUEUE_OPER_ERR_P4_ADDR \
	WF_PSE_TOP_INT_N9_ERR_STS_ADDR
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	/* QUEUE_OPER_ERR_P4[20] */
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	WF_PSE_TOP_INT_N9_ERR_STS_ADDR
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	WF_PSE_TOP_INT_N9_ERR_STS_ADDR
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	/* QUEUE_OPER_ERR_P2[18] */
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	WF_PSE_TOP_INT_N9_ERR_STS_ADDR
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	WF_PSE_TOP_INT_N9_ERR_STS_ADDR
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	WF_PSE_TOP_INT_N9_ERR_STS_ADDR
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	WF_PSE_TOP_INT_N9_ERR_STS_ADDR
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	/* PAGE_UDF_P5[13] */
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#define WF_PSE_TOP_INT_N9_ERR_STS_PAGE_UDF_P4_ADDR \
	WF_PSE_TOP_INT_N9_ERR_STS_ADDR
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#define WF_PSE_TOP_INT_N9_ERR_STS_PAGE_UDF_P3_ADDR \
	WF_PSE_TOP_INT_N9_ERR_STS_ADDR
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	/* PAGE_UDF_P3[11] */
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	WF_PSE_TOP_INT_N9_ERR_STS_ADDR
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	/* PAGE_UDF_P2[10] */
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	WF_PSE_TOP_INT_N9_ERR_STS_ADDR
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	/* PAGE_UDF_P1[9] */
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	WF_PSE_TOP_INT_N9_ERR_STS_ADDR
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	/* PAGE_UDF_P0[8] */
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#define WF_PSE_TOP_INT_N9_ERR_STS_Q_CMD_ERR_P6_ADDR \
	WF_PSE_TOP_INT_N9_ERR_STS_ADDR
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	/* Q_CMD_ERR_P6[6] */
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#define WF_PSE_TOP_INT_N9_ERR_STS_Q_CMD_ERR_P5_ADDR \
	WF_PSE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PSE_TOP_INT_N9_ERR_STS_Q_CMD_ERR_P5_MASK            0x00000020
	/* Q_CMD_ERR_P5[5] */
#define WF_PSE_TOP_INT_N9_ERR_STS_Q_CMD_ERR_P5_SHFT            5
#define WF_PSE_TOP_INT_N9_ERR_STS_Q_CMD_ERR_P4_ADDR \
	WF_PSE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PSE_TOP_INT_N9_ERR_STS_Q_CMD_ERR_P4_MASK            0x00000010
	/* Q_CMD_ERR_P4[4] */
#define WF_PSE_TOP_INT_N9_ERR_STS_Q_CMD_ERR_P4_SHFT            4
#define WF_PSE_TOP_INT_N9_ERR_STS_Q_CMD_ERR_P3_ADDR \
	WF_PSE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PSE_TOP_INT_N9_ERR_STS_Q_CMD_ERR_P3_MASK            0x00000008
	/* Q_CMD_ERR_P3[3] */
#define WF_PSE_TOP_INT_N9_ERR_STS_Q_CMD_ERR_P3_SHFT            3
#define WF_PSE_TOP_INT_N9_ERR_STS_Q_CMD_ERR_P2_ADDR \
	WF_PSE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PSE_TOP_INT_N9_ERR_STS_Q_CMD_ERR_P2_MASK            0x00000004
	/* Q_CMD_ERR_P2[2] */
#define WF_PSE_TOP_INT_N9_ERR_STS_Q_CMD_ERR_P2_SHFT            2
#define WF_PSE_TOP_INT_N9_ERR_STS_Q_CMD_ERR_P1_ADDR \
	WF_PSE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PSE_TOP_INT_N9_ERR_STS_Q_CMD_ERR_P1_MASK            0x00000002
	/* Q_CMD_ERR_P1[1] */
#define WF_PSE_TOP_INT_N9_ERR_STS_Q_CMD_ERR_P1_SHFT            1
#define WF_PSE_TOP_INT_N9_ERR_STS_Q_CMD_ERR_P0_ADDR \
	WF_PSE_TOP_INT_N9_ERR_STS_ADDR
#define WF_PSE_TOP_INT_N9_ERR_STS_Q_CMD_ERR_P0_MASK            0x00000001
	/* Q_CMD_ERR_P0[0] */
#define WF_PSE_TOP_INT_N9_ERR_STS_Q_CMD_ERR_P0_SHFT            0


#define WF_PSE_TOP_INT_N9_ERR1_STS_FL_QSTRUCT_ERR_ADDR \
	WF_PSE_TOP_INT_N9_ERR1_STS_ADDR
#define WF_PSE_TOP_INT_N9_ERR1_STS_FL_QSTRUCT_ERR_MASK         0x00001000
	/* FL_QSTRUCT_ERR[12] */
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#define WF_PSE_TOP_INT_N9_ERR1_STS_FREE_HEAD_TAIL_ERR_ADDR \
	WF_PSE_TOP_INT_N9_ERR1_STS_ADDR
#define WF_PSE_TOP_INT_N9_ERR1_STS_FREE_HEAD_TAIL_ERR_MASK     0x00000800
	/* FREE_HEAD_TAIL_ERR[11] */
#define WF_PSE_TOP_INT_N9_ERR1_STS_FREE_HEAD_TAIL_ERR_SHFT     11
#define WF_PSE_TOP_INT_N9_ERR1_STS_DOUBLE_RLS_ERR_ADDR \
	WF_PSE_TOP_INT_N9_ERR1_STS_ADDR
#define WF_PSE_TOP_INT_N9_ERR1_STS_DOUBLE_RLS_ERR_MASK         0x00000400
	/* DOUBLE_RLS_ERR[10] */
#define WF_PSE_TOP_INT_N9_ERR1_STS_DOUBLE_RLS_ERR_SHFT         10
#define WF_PSE_TOP_INT_N9_ERR1_STS_PL_HANG_ERR_ADDR \
	WF_PSE_TOP_INT_N9_ERR1_STS_ADDR
#define WF_PSE_TOP_INT_N9_ERR1_STS_PL_HANG_ERR_MASK            0x00000200
	/* PL_HANG_ERR[9] */
#define WF_PSE_TOP_INT_N9_ERR1_STS_PL_HANG_ERR_SHFT            9
#define WF_PSE_TOP_INT_N9_ERR1_STS_FL_HANG_ERR_ADDR \
	WF_PSE_TOP_INT_N9_ERR1_STS_ADDR
#define WF_PSE_TOP_INT_N9_ERR1_STS_FL_HANG_ERR_MASK            0x00000100
	/* FL_HANG_ERR[8] */
#define WF_PSE_TOP_INT_N9_ERR1_STS_FL_HANG_ERR_SHFT            8
#define WF_PSE_TOP_INT_N9_ERR1_STS_WDT_ERR_P6_ADDR \
	WF_PSE_TOP_INT_N9_ERR1_STS_ADDR
#define WF_PSE_TOP_INT_N9_ERR1_STS_WDT_ERR_P6_MASK             0x00000040
	/* WDT_ERR_P6[6] */
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#define WF_PSE_TOP_INT_N9_ERR1_STS_WDT_ERR_P5_ADDR \
	WF_PSE_TOP_INT_N9_ERR1_STS_ADDR
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	/* WDT_ERR_P5[5] */
#define WF_PSE_TOP_INT_N9_ERR1_STS_WDT_ERR_P5_SHFT             5
#define WF_PSE_TOP_INT_N9_ERR1_STS_WDT_ERR_P4_ADDR \
	WF_PSE_TOP_INT_N9_ERR1_STS_ADDR
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	/* WDT_ERR_P4[4] */
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#define WF_PSE_TOP_INT_N9_ERR1_STS_WDT_ERR_P3_ADDR \
	WF_PSE_TOP_INT_N9_ERR1_STS_ADDR
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	/* WDT_ERR_P3[3] */
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#define WF_PSE_TOP_INT_N9_ERR1_STS_WDT_ERR_P2_ADDR \
	WF_PSE_TOP_INT_N9_ERR1_STS_ADDR
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	/* WDT_ERR_P2[2] */
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#define WF_PSE_TOP_INT_N9_ERR1_STS_WDT_ERR_P1_ADDR \
	WF_PSE_TOP_INT_N9_ERR1_STS_ADDR
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	/* WDT_ERR_P1[1] */
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#define WF_PSE_TOP_INT_N9_ERR1_STS_WDT_ERR_P0_ADDR \
	WF_PSE_TOP_INT_N9_ERR1_STS_ADDR
#define WF_PSE_TOP_INT_N9_ERR1_STS_WDT_ERR_P0_MASK             0x00000001
	/* WDT_ERR_P0[0] */
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#define WF_PSE_TOP_QUEUE_EMPTY_RLS_Q_EMTPY_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_ADDR
#define WF_PSE_TOP_QUEUE_EMPTY_RLS_Q_EMTPY_MASK                0x80000000
	/* RLS_Q_EMTPY[31] */
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#define WF_PSE_TOP_QUEUE_EMPTY_CPU_Q4_EMPTY_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_ADDR
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#define WF_PSE_TOP_QUEUE_EMPTY_MDP_RXIOC1_QUEUE_EMPTY_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_ADDR
#define WF_PSE_TOP_QUEUE_EMPTY_MDP_RXIOC1_QUEUE_EMPTY_MASK     0x08000000
	/* MDP_RXIOC1_QUEUE_EMPTY[27] */
#define WF_PSE_TOP_QUEUE_EMPTY_MDP_RXIOC1_QUEUE_EMPTY_SHFT     27
#define WF_PSE_TOP_QUEUE_EMPTY_MDP_TXIOC1_QUEUE_EMPTY_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_ADDR
#define WF_PSE_TOP_QUEUE_EMPTY_MDP_TXIOC1_QUEUE_EMPTY_MASK     0x04000000
	/* MDP_TXIOC1_QUEUE_EMPTY[26] */
#define WF_PSE_TOP_QUEUE_EMPTY_MDP_TXIOC1_QUEUE_EMPTY_SHFT     26
#define WF_PSE_TOP_QUEUE_EMPTY_SEC_TX1_QUEUE_EMPTY_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_ADDR
#define WF_PSE_TOP_QUEUE_EMPTY_SEC_TX1_QUEUE_EMPTY_MASK        0x02000000
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#define WF_PSE_TOP_QUEUE_EMPTY_MDP_TX1_QUEUE_EMPTY_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_ADDR
#define WF_PSE_TOP_QUEUE_EMPTY_MDP_TX1_QUEUE_EMPTY_MASK        0x01000000
	/* MDP_TX1_QUEUE_EMPTY[24] */
#define WF_PSE_TOP_QUEUE_EMPTY_MDP_TX1_QUEUE_EMPTY_SHFT        24
#define WF_PSE_TOP_QUEUE_EMPTY_MDP_RXIOC_QUEUE_EMPTY_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_ADDR
#define WF_PSE_TOP_QUEUE_EMPTY_MDP_RXIOC_QUEUE_EMPTY_MASK      0x00800000
	/* MDP_RXIOC_QUEUE_EMPTY[23] */
#define WF_PSE_TOP_QUEUE_EMPTY_MDP_RXIOC_QUEUE_EMPTY_SHFT      23
#define WF_PSE_TOP_QUEUE_EMPTY_MDP_TXIOC_QUEUE_EMPTY_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_ADDR
#define WF_PSE_TOP_QUEUE_EMPTY_MDP_TXIOC_QUEUE_EMPTY_MASK      0x00400000
	/* MDP_TXIOC_QUEUE_EMPTY[22] */
#define WF_PSE_TOP_QUEUE_EMPTY_MDP_TXIOC_QUEUE_EMPTY_SHFT      22
#define WF_PSE_TOP_QUEUE_EMPTY_SFD_PARK_QUEUE_EMPTY_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_ADDR
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	/* SFD_PARK_QUEUE_EMPTY[21] */
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	WF_PSE_TOP_QUEUE_EMPTY_ADDR
#define WF_PSE_TOP_QUEUE_EMPTY_SEC_RX_QUEUE_EMPTY_MASK         0x00100000
	/* SEC_RX_QUEUE_EMPTY[20] */
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#define WF_PSE_TOP_QUEUE_EMPTY_SEC_TX_QUEUE_EMPTY_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_ADDR
#define WF_PSE_TOP_QUEUE_EMPTY_SEC_TX_QUEUE_EMPTY_MASK         0x00080000
	/* SEC_TX_QUEUE_EMPTY[19] */
#define WF_PSE_TOP_QUEUE_EMPTY_SEC_TX_QUEUE_EMPTY_SHFT         19
#define WF_PSE_TOP_QUEUE_EMPTY_MDP_RX_QUEUE_EMPTY_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_ADDR
#define WF_PSE_TOP_QUEUE_EMPTY_MDP_RX_QUEUE_EMPTY_MASK         0x00040000
	/* MDP_RX_QUEUE_EMPTY[18] */
#define WF_PSE_TOP_QUEUE_EMPTY_MDP_RX_QUEUE_EMPTY_SHFT         18
#define WF_PSE_TOP_QUEUE_EMPTY_MDP_TX_QUEUE_EMPTY_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_ADDR
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	/* MDP_TX_QUEUE_EMPTY[17] */
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#define WF_PSE_TOP_QUEUE_EMPTY_LMAC_TX_QUEUE_EMPTY_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_MASK_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_MASK_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_MASK_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_MASK_ADDR
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#define WF_PSE_TOP_QUEUE_EMPTY_MASK_HIF_9_EMPTY_MASK_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_MASK_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_MASK_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_MASK_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_MASK_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_MASK_ADDR
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#define WF_PSE_TOP_QUEUE_EMPTY_MASK_HIF_4_EMPTY_MASK_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_MASK_ADDR
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#define WF_PSE_TOP_QUEUE_EMPTY_MASK_HIF_4_EMPTY_MASK_SHFT      12
#define WF_PSE_TOP_QUEUE_EMPTY_MASK_HIF_3_EMPTY_MASK_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_MASK_ADDR
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	/* HIF_3_EMPTY_MASK[11] */
#define WF_PSE_TOP_QUEUE_EMPTY_MASK_HIF_3_EMPTY_MASK_SHFT      11
#define WF_PSE_TOP_QUEUE_EMPTY_MASK_HIF_2_EMPTY_MASK_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_MASK_ADDR
#define WF_PSE_TOP_QUEUE_EMPTY_MASK_HIF_2_EMPTY_MASK_MASK      0x00000400
	/* HIF_2_EMPTY_MASK[10] */
#define WF_PSE_TOP_QUEUE_EMPTY_MASK_HIF_2_EMPTY_MASK_SHFT      10
#define WF_PSE_TOP_QUEUE_EMPTY_MASK_HIF_1_EMPTY_MASK_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_MASK_ADDR
#define WF_PSE_TOP_QUEUE_EMPTY_MASK_HIF_1_EMPTY_MASK_MASK      0x00000200
	/* HIF_1_EMPTY_MASK[9] */
#define WF_PSE_TOP_QUEUE_EMPTY_MASK_HIF_1_EMPTY_MASK_SHFT      9
#define WF_PSE_TOP_QUEUE_EMPTY_MASK_HIF_0_EMPTY_MASK_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_MASK_ADDR
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	/* HIF_0_EMPTY_MASK[8] */
#define WF_PSE_TOP_QUEUE_EMPTY_MASK_HIF_0_EMPTY_MASK_SHFT      8


#define WF_PSE_TOP_PSE_LP_CTRL_MCU_COALEASCE_ADDR \
	WF_PSE_TOP_PSE_LP_CTRL_ADDR
#define WF_PSE_TOP_PSE_LP_CTRL_MCU_COALEASCE_MASK              0x00000200
	/* MCU_COALEASCE[9] */
#define WF_PSE_TOP_PSE_LP_CTRL_MCU_COALEASCE_SHFT              9
#define WF_PSE_TOP_PSE_LP_CTRL_PSE2HIF_PSSS_EN_ADDR \
	WF_PSE_TOP_PSE_LP_CTRL_ADDR
#define WF_PSE_TOP_PSE_LP_CTRL_PSE2HIF_PSSS_EN_MASK            0x00000100
	/* PSE2HIF_PSSS_EN[8] */
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#define WF_PSE_TOP_PSE_LP_CTRL_PSE_LP_WAKEUP_ADDR \
	WF_PSE_TOP_PSE_LP_CTRL_ADDR
#define WF_PSE_TOP_PSE_LP_CTRL_PSE_LP_WAKEUP_MASK              0x00000080
	/* PSE_LP_WAKEUP[7] */
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#define WF_PSE_TOP_QUEUE_EMPTY_1_HIF_13_EMPTY_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_1_ADDR
#define WF_PSE_TOP_QUEUE_EMPTY_1_HIF_13_EMPTY_MASK             0x20000000
	/* HIF_13_EMPTY[29] */
#define WF_PSE_TOP_QUEUE_EMPTY_1_HIF_13_EMPTY_SHFT             29
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	WF_PSE_TOP_QUEUE_EMPTY_1_ADDR
#define WF_PSE_TOP_QUEUE_EMPTY_1_HIF_12_EMPTY_MASK             0x10000000
	/* HIF_12_EMPTY[28] */
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	WF_PSE_TOP_QUEUE_EMPTY_1_ADDR
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	/* HIF_11_EMPTY[27] */
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#define WF_PSE_TOP_QUEUE_EMPTY_1_HIF_10_EMPTY_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_1_ADDR
#define WF_PSE_TOP_QUEUE_EMPTY_1_HIF_10_EMPTY_MASK             0x04000000
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#define WF_PSE_TOP_QUEUE_EMPTY_1_HIF_10_EMPTY_SHFT             26
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	WF_PSE_TOP_QUEUE_EMPTY_1_ADDR
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	/* HIF_9_EMPTY[25] */
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	WF_PSE_TOP_QUEUE_EMPTY_1_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_1_ADDR
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	/* HIF_7_EMPTY[23] */
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	WF_PSE_TOP_QUEUE_EMPTY_1_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_1_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_1_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_1_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_1_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_1_ADDR
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	WF_PSE_TOP_QUEUE_EMPTY_1_ADDR
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#define WF_PSE_TOP_QUEUE_EMPTY_1_MDP_RXIOC3_QUEUE_EMPTY_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_1_ADDR
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	/* MDP_RXIOC3_QUEUE_EMPTY[15] */
#define WF_PSE_TOP_QUEUE_EMPTY_1_MDP_RXIOC3_QUEUE_EMPTY_SHFT   15
#define WF_PSE_TOP_QUEUE_EMPTY_1_MDP_RXIOC2_QUEUE_EMPTY_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_1_ADDR
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#define WF_PSE_TOP_QUEUE_EMPTY_1_MDP_TXIOC2_QUEUE_EMPTY_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_1_ADDR
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#define WF_PSE_TOP_QUEUE_EMPTY_1_MDP_TXIOC2_QUEUE_EMPTY_SHFT   10
#define WF_PSE_TOP_QUEUE_EMPTY_1_SEC_TX2_QUEUE_EMPTY_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_1_ADDR
#define WF_PSE_TOP_QUEUE_EMPTY_1_SEC_TX2_QUEUE_EMPTY_MASK      0x00000200
	/* SEC_TX2_QUEUE_EMPTY[9] */
#define WF_PSE_TOP_QUEUE_EMPTY_1_SEC_TX2_QUEUE_EMPTY_SHFT      9
#define WF_PSE_TOP_QUEUE_EMPTY_1_MDP_TX2_QUEUE_EMPTY_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_1_ADDR
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	/* MDP_TX2_QUEUE_EMPTY[8] */
#define WF_PSE_TOP_QUEUE_EMPTY_1_MDP_TX2_QUEUE_EMPTY_SHFT      8
#define WF_PSE_TOP_QUEUE_EMPTY_1_MDP_RDPIOC3_QUEUE_EMPTY_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_1_ADDR
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	/* MDP_RDPIOC3_QUEUE_EMPTY[7] */
#define WF_PSE_TOP_QUEUE_EMPTY_1_MDP_RDPIOC3_QUEUE_EMPTY_SHFT  7
#define WF_PSE_TOP_QUEUE_EMPTY_1_MDP_RDPIOC2_QUEUE_EMPTY_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_1_ADDR
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	/* MDP_RDPIOC2_QUEUE_EMPTY[5] */
#define WF_PSE_TOP_QUEUE_EMPTY_1_MDP_RDPIOC2_QUEUE_EMPTY_SHFT  5
#define WF_PSE_TOP_QUEUE_EMPTY_1_MDP_TDPIOC2_QUEUE_EMPTY_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_1_ADDR
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	/* MDP_TDPIOC2_QUEUE_EMPTY[4] */
#define WF_PSE_TOP_QUEUE_EMPTY_1_MDP_TDPIOC2_QUEUE_EMPTY_SHFT  4
#define WF_PSE_TOP_QUEUE_EMPTY_1_MDP_RDPIOC1_QUEUE_EMPTY_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_1_ADDR
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	/* MDP_RDPIOC1_QUEUE_EMPTY[3] */
#define WF_PSE_TOP_QUEUE_EMPTY_1_MDP_RDPIOC1_QUEUE_EMPTY_SHFT  3
#define WF_PSE_TOP_QUEUE_EMPTY_1_MDP_TDPIOC1_QUEUE_EMPTY_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_1_ADDR
#define WF_PSE_TOP_QUEUE_EMPTY_1_MDP_TDPIOC1_QUEUE_EMPTY_MASK  0x00000004
	/* MDP_TDPIOC1_QUEUE_EMPTY[2] */
#define WF_PSE_TOP_QUEUE_EMPTY_1_MDP_TDPIOC1_QUEUE_EMPTY_SHFT  2
#define WF_PSE_TOP_QUEUE_EMPTY_1_MDP_RDPIOC_QUEUE_EMPTY_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_1_ADDR
#define WF_PSE_TOP_QUEUE_EMPTY_1_MDP_RDPIOC_QUEUE_EMPTY_MASK   0x00000002
	/* MDP_RDPIOC_QUEUE_EMPTY[1] */
#define WF_PSE_TOP_QUEUE_EMPTY_1_MDP_RDPIOC_QUEUE_EMPTY_SHFT   1
#define WF_PSE_TOP_QUEUE_EMPTY_1_MDP_TDPIOC_QUEUE_EMPTY_ADDR \
	WF_PSE_TOP_QUEUE_EMPTY_1_ADDR
#define WF_PSE_TOP_QUEUE_EMPTY_1_MDP_TDPIOC_QUEUE_EMPTY_MASK   0x00000001
	/* MDP_TDPIOC_QUEUE_EMPTY[0] */
#define WF_PSE_TOP_QUEUE_EMPTY_1_MDP_TDPIOC_QUEUE_EMPTY_SHFT   0


#define WF_PSE_TOP_TO_N9_INT_TOGGLE_ADDR \
	WF_PSE_TOP_TO_N9_INT_ADDR
#define WF_PSE_TOP_TO_N9_INT_TOGGLE_MASK                       0x80000000
	/* TOGGLE[31] */
#define WF_PSE_TOP_TO_N9_INT_TOGGLE_SHFT                       31
#define WF_PSE_TOP_TO_N9_INT_CR4_CMD_ADDR \
	WF_PSE_TOP_TO_N9_INT_ADDR
#define WF_PSE_TOP_TO_N9_INT_CR4_CMD_MASK                      0x7FFFFFFF
	/* CR4_CMD[30..0] */
#define WF_PSE_TOP_TO_N9_INT_CR4_CMD_SHFT                      0


#define WF_PSE_TOP_GROUP_REFILL_CTRL_DIS_GROUP_REFILL_ADDR \
	WF_PSE_TOP_GROUP_REFILL_CTRL_ADDR
#define WF_PSE_TOP_GROUP_REFILL_CTRL_DIS_GROUP_REFILL_MASK     0x3FFF0000
	/* DIS_GROUP_REFILL[29..16] */
#define WF_PSE_TOP_GROUP_REFILL_CTRL_DIS_GROUP_REFILL_SHFT     16
#define WF_PSE_TOP_GROUP_REFILL_CTRL_GROUP_REFILL_PRI_ADDR \
	WF_PSE_TOP_GROUP_REFILL_CTRL_ADDR
#define WF_PSE_TOP_GROUP_REFILL_CTRL_GROUP_REFILL_PRI_MASK     0x00003FFF
	/* GROUP_REFILL_PRI[13..0] */
#define WF_PSE_TOP_GROUP_REFILL_CTRL_GROUP_REFILL_PRI_SHFT     0


#define WF_PSE_TOP_FREEPG_START_END_FREEPG_END_ADDR \
	WF_PSE_TOP_FREEPG_START_END_ADDR
#define WF_PSE_TOP_FREEPG_START_END_FREEPG_END_MASK            0x0FFF0000
	/* FREEPG_END[27..16] */
#define WF_PSE_TOP_FREEPG_START_END_FREEPG_END_SHFT            16
#define WF_PSE_TOP_FREEPG_START_END_FREEPG_START_ADDR \
	WF_PSE_TOP_FREEPG_START_END_ADDR
#define WF_PSE_TOP_FREEPG_START_END_FREEPG_START_MASK          0x00000FFF
	/* FREEPG_START[11..0] */
#define WF_PSE_TOP_FREEPG_START_END_FREEPG_START_SHFT          0


#define WF_PSE_TOP_PG_HIF0_GROUP_HIF0_MAX_QUOTA_ADDR \
	WF_PSE_TOP_PG_HIF0_GROUP_ADDR
#define WF_PSE_TOP_PG_HIF0_GROUP_HIF0_MAX_QUOTA_MASK           0x0FFF0000
	/* HIF0_MAX_QUOTA[27..16] */
#define WF_PSE_TOP_PG_HIF0_GROUP_HIF0_MAX_QUOTA_SHFT           16
#define WF_PSE_TOP_PG_HIF0_GROUP_HIF0_MIN_QUOTA_ADDR \
	WF_PSE_TOP_PG_HIF0_GROUP_ADDR
#define WF_PSE_TOP_PG_HIF0_GROUP_HIF0_MIN_QUOTA_MASK           0x00000FFF
	/* HIF0_MIN_QUOTA[11..0] */
#define WF_PSE_TOP_PG_HIF0_GROUP_HIF0_MIN_QUOTA_SHFT           0


#define WF_PSE_TOP_PG_HIF1_GROUP_HIF1_MAX_QUOTA_ADDR \
	WF_PSE_TOP_PG_HIF1_GROUP_ADDR
#define WF_PSE_TOP_PG_HIF1_GROUP_HIF1_MAX_QUOTA_MASK           0x0FFF0000
	/* HIF1_MAX_QUOTA[27..16] */
#define WF_PSE_TOP_PG_HIF1_GROUP_HIF1_MAX_QUOTA_SHFT           16
#define WF_PSE_TOP_PG_HIF1_GROUP_HIF1_MIN_QUOTA_ADDR \
	WF_PSE_TOP_PG_HIF1_GROUP_ADDR
#define WF_PSE_TOP_PG_HIF1_GROUP_HIF1_MIN_QUOTA_MASK           0x00000FFF
	/* HIF1_MIN_QUOTA[11..0] */
#define WF_PSE_TOP_PG_HIF1_GROUP_HIF1_MIN_QUOTA_SHFT           0


#define WF_PSE_TOP_PG_CPU_GROUP_CPU_MAX_QUOTA_ADDR \
	WF_PSE_TOP_PG_CPU_GROUP_ADDR
#define WF_PSE_TOP_PG_CPU_GROUP_CPU_MAX_QUOTA_MASK             0x0FFF0000
	/* CPU_MAX_QUOTA[27..16] */
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	WF_PSE_TOP_PG_CPU_GROUP_ADDR
#define WF_PSE_TOP_PG_CPU_GROUP_CPU_MIN_QUOTA_MASK             0x00000FFF
	/* CPU_MIN_QUOTA[11..0] */
#define WF_PSE_TOP_PG_CPU_GROUP_CPU_MIN_QUOTA_SHFT             0


#define WF_PSE_TOP_PG_PLE_GROUP_PLE_MAX_QUOTA_ADDR \
	WF_PSE_TOP_PG_PLE_GROUP_ADDR
#define WF_PSE_TOP_PG_PLE_GROUP_PLE_MAX_QUOTA_MASK             0x0FFF0000
	/* PLE_MAX_QUOTA[27..16] */
#define WF_PSE_TOP_PG_PLE_GROUP_PLE_MAX_QUOTA_SHFT             16
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	WF_PSE_TOP_PG_PLE_GROUP_ADDR
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#define WF_PSE_TOP_PG_PLE_GROUP_PLE_MIN_QUOTA_SHFT             0


#define WF_PSE_TOP_PG_PLE1_GROUP_PLE_MAX_QUOTA_ADDR \
	WF_PSE_TOP_PG_PLE1_GROUP_ADDR
#define WF_PSE_TOP_PG_PLE1_GROUP_PLE_MAX_QUOTA_MASK            0x0FFF0000
	/* PLE_MAX_QUOTA[27..16] */
#define WF_PSE_TOP_PG_PLE1_GROUP_PLE_MAX_QUOTA_SHFT            16
#define WF_PSE_TOP_PG_PLE1_GROUP_PLE_MIN_QUOTA_ADDR \
	WF_PSE_TOP_PG_PLE1_GROUP_ADDR
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	/* PLE_MIN_QUOTA[11..0] */
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#define WF_PSE_TOP_PG_LMAC0_GROUP_LMAC0_MAX_QUOTA_ADDR \
	WF_PSE_TOP_PG_LMAC0_GROUP_ADDR
#define WF_PSE_TOP_PG_LMAC0_GROUP_LMAC0_MAX_QUOTA_MASK         0x0FFF0000
	/* LMAC0_MAX_QUOTA[27..16] */
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	WF_PSE_TOP_PG_LMAC0_GROUP_ADDR
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	/* LMAC0_MIN_QUOTA[11..0] */
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#define WF_PSE_TOP_PG_LMAC1_GROUP_LMAC1_MAX_QUOTA_ADDR \
	WF_PSE_TOP_PG_LMAC1_GROUP_ADDR
#define WF_PSE_TOP_PG_LMAC1_GROUP_LMAC1_MAX_QUOTA_MASK         0x0FFF0000
	/* LMAC1_MAX_QUOTA[27..16] */
#define WF_PSE_TOP_PG_LMAC1_GROUP_LMAC1_MAX_QUOTA_SHFT         16
#define WF_PSE_TOP_PG_LMAC1_GROUP_LMAC1_MIN_QUOTA_ADDR \
	WF_PSE_TOP_PG_LMAC1_GROUP_ADDR
#define WF_PSE_TOP_PG_LMAC1_GROUP_LMAC1_MIN_QUOTA_MASK         0x00000FFF
	/* LMAC1_MIN_QUOTA[11..0] */
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#define WF_PSE_TOP_PG_LMAC2_GROUP_LMAC2_MAX_QUOTA_ADDR \
	WF_PSE_TOP_PG_LMAC2_GROUP_ADDR
#define WF_PSE_TOP_PG_LMAC2_GROUP_LMAC2_MAX_QUOTA_MASK         0x0FFF0000
	/* LMAC2_MAX_QUOTA[27..16] */
#define WF_PSE_TOP_PG_LMAC2_GROUP_LMAC2_MAX_QUOTA_SHFT         16
#define WF_PSE_TOP_PG_LMAC2_GROUP_LMAC2_MIN_QUOTA_ADDR \
	WF_PSE_TOP_PG_LMAC2_GROUP_ADDR
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	/* LMAC2_MIN_QUOTA[11..0] */
#define WF_PSE_TOP_PG_LMAC2_GROUP_LMAC2_MIN_QUOTA_SHFT         0


#define WF_PSE_TOP_PG_LMAC3_GROUP_LMAC3_MAX_QUOTA_ADDR \
	WF_PSE_TOP_PG_LMAC3_GROUP_ADDR
#define WF_PSE_TOP_PG_LMAC3_GROUP_LMAC3_MAX_QUOTA_MASK         0x0FFF0000
	/* LMAC3_MAX_QUOTA[27..16] */
#define WF_PSE_TOP_PG_LMAC3_GROUP_LMAC3_MAX_QUOTA_SHFT         16
#define WF_PSE_TOP_PG_LMAC3_GROUP_LMAC3_MIN_QUOTA_ADDR \
	WF_PSE_TOP_PG_LMAC3_GROUP_ADDR
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	/* LMAC3_MIN_QUOTA[11..0] */
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	WF_PSE_TOP_PG_MDP_GROUP_ADDR
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	WF_PSE_TOP_PG_MDP_GROUP_ADDR
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	/* MDP_MIN_QUOTA[11..0] */
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	WF_PSE_TOP_PG_MDP1_GROUP_ADDR
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	/* MDP1_MAX_QUOTA[27..16] */
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	WF_PSE_TOP_PG_MDP2_GROUP_ADDR
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	WF_PSE_TOP_PG_HIF2_GROUP_ADDR
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	WF_PSE_TOP_PG_HIF2_GROUP_ADDR
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	WF_PSE_TOP_HIF0_PG_INFO_ADDR
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	WF_PSE_TOP_HIF0_PG_INFO_ADDR
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	WF_PSE_TOP_HIF1_PG_INFO_ADDR
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	WF_PSE_TOP_HIF1_PG_INFO_ADDR
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	WF_PSE_TOP_PLE1_PG_INFO_ADDR
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	WF_PSE_TOP_LMAC0_PG_INFO_ADDR
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	WF_PSE_TOP_LMAC0_PG_INFO_ADDR
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	/* LMAC0_RSV_CNT[11..0] */
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#define WF_PSE_TOP_LMAC1_PG_INFO_LMAC1_RSV_CNT_ADDR \
	WF_PSE_TOP_LMAC1_PG_INFO_ADDR
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#define WF_PSE_TOP_LMAC2_PG_INFO_LMAC2_SRC_CNT_ADDR \
	WF_PSE_TOP_LMAC2_PG_INFO_ADDR
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	/* LMAC2_SRC_CNT[27..16] */
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	WF_PSE_TOP_LMAC2_PG_INFO_ADDR
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	/* LMAC2_RSV_CNT[11..0] */
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#define WF_PSE_TOP_LMAC3_PG_INFO_LMAC3_SRC_CNT_ADDR \
	WF_PSE_TOP_LMAC3_PG_INFO_ADDR
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	/* LMAC3_SRC_CNT[27..16] */
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#define WF_PSE_TOP_LMAC3_PG_INFO_LMAC3_RSV_CNT_ADDR \
	WF_PSE_TOP_LMAC3_PG_INFO_ADDR
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	/* LMAC3_RSV_CNT[11..0] */
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#define WF_PSE_TOP_MDP_PG_INFO_MDP_SRC_CNT_ADDR \
	WF_PSE_TOP_MDP_PG_INFO_ADDR
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	WF_PSE_TOP_MDP_PG_INFO_ADDR
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	/* MDP_RSV_CNT[11..0] */
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#define WF_PSE_TOP_MDP1_PG_INFO_MDP1_SRC_CNT_ADDR \
	WF_PSE_TOP_MDP1_PG_INFO_ADDR
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	WF_PSE_TOP_MDP1_PG_INFO_ADDR
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#define WF_PSE_TOP_MDP2_PG_INFO_MDP2_SRC_CNT_ADDR \
	WF_PSE_TOP_MDP2_PG_INFO_ADDR
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	WF_PSE_TOP_MDP2_PG_INFO_ADDR
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#define WF_PSE_TOP_HIF2_PG_INFO_HIF2_SRC_CNT_ADDR \
	WF_PSE_TOP_HIF2_PG_INFO_ADDR
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	/* HIF2_SRC_CNT[27..16] */
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#define WF_PSE_TOP_HIF2_PG_INFO_HIF2_RSV_CNT_ADDR \
	WF_PSE_TOP_HIF2_PG_INFO_ADDR
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	/* HIF2_RSV_CNT[11..0] */
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#define WF_PSE_TOP_MDP3_PG_INFO_MDP3_SRC_CNT_ADDR \
	WF_PSE_TOP_MDP3_PG_INFO_ADDR
#define WF_PSE_TOP_MDP3_PG_INFO_MDP3_SRC_CNT_MASK              0x0FFF0000
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#define WF_PSE_TOP_MDP3_PG_INFO_MDP3_RSV_CNT_ADDR \
	WF_PSE_TOP_MDP3_PG_INFO_ADDR
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	/* MDP3_RSV_CNT[11..0] */
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#define WF_PSE_TOP_DTIM_CTRL_DTIM_MODE_ADDR \
	WF_PSE_TOP_DTIM_CTRL_ADDR
#define WF_PSE_TOP_DTIM_CTRL_DTIM_MODE_MASK                    0x00000001
	/* DTIM_MODE[0] */
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#define WF_PSE_TOP_FREEPG_START_END_DTIM_FREEPG_END_DTIM_ADDR \
	WF_PSE_TOP_FREEPG_START_END_DTIM_ADDR
#define WF_PSE_TOP_FREEPG_START_END_DTIM_FREEPG_END_DTIM_MASK  0x0FFF0000
	/* FREEPG_END_DTIM[27..16] */
#define WF_PSE_TOP_FREEPG_START_END_DTIM_FREEPG_END_DTIM_SHFT  16
#define WF_PSE_TOP_FREEPG_START_END_DTIM_FREEPG_START_DTIM_ADDR \
	WF_PSE_TOP_FREEPG_START_END_DTIM_ADDR
#define WF_PSE_TOP_FREEPG_START_END_DTIM_FREEPG_START_DTIM_MASK 0x00000FFF
	/* FREEPG_START_DTIM[11..0] */
#define WF_PSE_TOP_FREEPG_START_END_DTIM_FREEPG_START_DTIM_SHFT 0


#define WF_PSE_TOP_PG_LMAC0_GROUP_DTIM_LMAC0_MAX_QUOTA_DTIM_ADDR \
	WF_PSE_TOP_PG_LMAC0_GROUP_DTIM_ADDR
#define WF_PSE_TOP_PG_LMAC0_GROUP_DTIM_LMAC0_MAX_QUOTA_DTIM_MASK 0x0FFF0000
	/* LMAC0_MAX_QUOTA_DTIM[27..16] */
#define WF_PSE_TOP_PG_LMAC0_GROUP_DTIM_LMAC0_MAX_QUOTA_DTIM_SHFT 16
#define WF_PSE_TOP_PG_LMAC0_GROUP_DTIM_LMAC0_MIN_QUOTA_DTIM_ADDR \
	WF_PSE_TOP_PG_LMAC0_GROUP_DTIM_ADDR
#define WF_PSE_TOP_PG_LMAC0_GROUP_DTIM_LMAC0_MIN_QUOTA_DTIM_MASK 0x00000FFF
	/* LMAC0_MIN_QUOTA_DTIM[11..0] */
#define WF_PSE_TOP_PG_LMAC0_GROUP_DTIM_LMAC0_MIN_QUOTA_DTIM_SHFT 0


#define WF_PSE_TOP_PG_LMAC1_GROUP_DTIM_LMAC1_MAX_QUOTA_DTIM_ADDR \
	WF_PSE_TOP_PG_LMAC1_GROUP_DTIM_ADDR
#define WF_PSE_TOP_PG_LMAC1_GROUP_DTIM_LMAC1_MAX_QUOTA_DTIM_MASK 0x0FFF0000
	/* LMAC1_MAX_QUOTA_DTIM[27..16] */
#define WF_PSE_TOP_PG_LMAC1_GROUP_DTIM_LMAC1_MAX_QUOTA_DTIM_SHFT 16
#define WF_PSE_TOP_PG_LMAC1_GROUP_DTIM_LMAC1_MIN_QUOTA_DTIM_ADDR \
	WF_PSE_TOP_PG_LMAC1_GROUP_DTIM_ADDR
#define WF_PSE_TOP_PG_LMAC1_GROUP_DTIM_LMAC1_MIN_QUOTA_DTIM_MASK 0x00000FFF
	/* LMAC1_MIN_QUOTA_DTIM[11..0] */
#define WF_PSE_TOP_PG_LMAC1_GROUP_DTIM_LMAC1_MIN_QUOTA_DTIM_SHFT 0


#define WF_PSE_TOP_PG_MDP_GROUP_DTIM_MDP_MAX_QUOTA_DTIM_ADDR \
	WF_PSE_TOP_PG_MDP_GROUP_DTIM_ADDR
#define WF_PSE_TOP_PG_MDP_GROUP_DTIM_MDP_MAX_QUOTA_DTIM_MASK   0x0FFF0000
	/* MDP_MAX_QUOTA_DTIM[27..16] */
#define WF_PSE_TOP_PG_MDP_GROUP_DTIM_MDP_MAX_QUOTA_DTIM_SHFT   16
#define WF_PSE_TOP_PG_MDP_GROUP_DTIM_MDP_MIN_QUOTA_DTIM_ADDR \
	WF_PSE_TOP_PG_MDP_GROUP_DTIM_ADDR
#define WF_PSE_TOP_PG_MDP_GROUP_DTIM_MDP_MIN_QUOTA_DTIM_MASK   0x00000FFF
	/* MDP_MIN_QUOTA_DTIM[11..0] */
#define WF_PSE_TOP_PG_MDP_GROUP_DTIM_MDP_MIN_QUOTA_DTIM_SHFT   0


#define WF_PSE_TOP_FL_QUE_CTRL_0_EXECUTE_ADDR \
	WF_PSE_TOP_FL_QUE_CTRL_0_ADDR
#define WF_PSE_TOP_FL_QUE_CTRL_0_EXECUTE_MASK                  0x80000000
	/* EXECUTE[31] */
#define WF_PSE_TOP_FL_QUE_CTRL_0_EXECUTE_SHFT                  31
#define WF_PSE_TOP_FL_QUE_CTRL_0_Q_BUF_QID_ADDR \
	WF_PSE_TOP_FL_QUE_CTRL_0_ADDR
#define WF_PSE_TOP_FL_QUE_CTRL_0_Q_BUF_QID_MASK                0x7F000000
	/* Q_BUF_QID[30..24] */
#define WF_PSE_TOP_FL_QUE_CTRL_0_Q_BUF_QID_SHFT                24
#define WF_PSE_TOP_FL_QUE_CTRL_0_FL_BUFFER_ADDR_ADDR \
	WF_PSE_TOP_FL_QUE_CTRL_0_ADDR
#define WF_PSE_TOP_FL_QUE_CTRL_0_FL_BUFFER_ADDR_MASK           0x00FFF000
	/* FL_BUFFER_ADDR[23..12] */
#define WF_PSE_TOP_FL_QUE_CTRL_0_FL_BUFFER_ADDR_SHFT           12
#define WF_PSE_TOP_FL_QUE_CTRL_0_Q_BUF_WLANID_ADDR \
	WF_PSE_TOP_FL_QUE_CTRL_0_ADDR
#define WF_PSE_TOP_FL_QUE_CTRL_0_Q_BUF_WLANID_MASK             0x00000FFF
	/* Q_BUF_WLANID[11..0] */
#define WF_PSE_TOP_FL_QUE_CTRL_0_Q_BUF_WLANID_SHFT             0


#define WF_PSE_TOP_FL_QUE_CTRL_1_Q_BUF_PID_ADDR \
	WF_PSE_TOP_FL_QUE_CTRL_1_ADDR
#define WF_PSE_TOP_FL_QUE_CTRL_1_Q_BUF_PID_MASK                0x30000000
	/* Q_BUF_PID[29..28] */
#define WF_PSE_TOP_FL_QUE_CTRL_1_Q_BUF_PID_SHFT                28
#define WF_PSE_TOP_FL_QUE_CTRL_1_PREV_FID_ADDR \
	WF_PSE_TOP_FL_QUE_CTRL_1_ADDR
#define WF_PSE_TOP_FL_QUE_CTRL_1_PREV_FID_MASK                 0x0FFF0000
	/* PREV_FID[27..16] */
#define WF_PSE_TOP_FL_QUE_CTRL_1_PREV_FID_SHFT                 16
#define WF_PSE_TOP_FL_QUE_CTRL_1_NEXT_FID_ADDR \
	WF_PSE_TOP_FL_QUE_CTRL_1_ADDR
#define WF_PSE_TOP_FL_QUE_CTRL_1_NEXT_FID_MASK                 0x00000FFF
	/* NEXT_FID[11..0] */
#define WF_PSE_TOP_FL_QUE_CTRL_1_NEXT_FID_SHFT                 0


#define WF_PSE_TOP_FL_QUE_CTRL_2_QUEUE_TAIL_FID_ADDR \
	WF_PSE_TOP_FL_QUE_CTRL_2_ADDR
#define WF_PSE_TOP_FL_QUE_CTRL_2_QUEUE_TAIL_FID_MASK           0x0FFF0000
	/* QUEUE_TAIL_FID[27..16] */
#define WF_PSE_TOP_FL_QUE_CTRL_2_QUEUE_TAIL_FID_SHFT           16
#define WF_PSE_TOP_FL_QUE_CTRL_2_QUEUE_HEAD_FID_ADDR \
	WF_PSE_TOP_FL_QUE_CTRL_2_ADDR
#define WF_PSE_TOP_FL_QUE_CTRL_2_QUEUE_HEAD_FID_MASK           0x00000FFF
	/* QUEUE_HEAD_FID[11..0] */
#define WF_PSE_TOP_FL_QUE_CTRL_2_QUEUE_HEAD_FID_SHFT           0


#define WF_PSE_TOP_FL_QUE_CTRL_3_QUEUE_PAGE_NUM_ADDR \
	WF_PSE_TOP_FL_QUE_CTRL_3_ADDR
#define WF_PSE_TOP_FL_QUE_CTRL_3_QUEUE_PAGE_NUM_MASK           0x00FFF000
	/* QUEUE_PAGE_NUM[23..12] */
#define WF_PSE_TOP_FL_QUE_CTRL_3_QUEUE_PAGE_NUM_SHFT           12
#define WF_PSE_TOP_FL_QUE_CTRL_3_QUEUE_PKT_NUM_ADDR \
	WF_PSE_TOP_FL_QUE_CTRL_3_ADDR
#define WF_PSE_TOP_FL_QUE_CTRL_3_QUEUE_PKT_NUM_MASK            0x00000FFF
	/* QUEUE_PKT_NUM[11..0] */
#define WF_PSE_TOP_FL_QUE_CTRL_3_QUEUE_PKT_NUM_SHFT            0


#define WF_PSE_TOP_PL_QUE_CTRL_0_EXECUTE_ADDR \
	WF_PSE_TOP_PL_QUE_CTRL_0_ADDR
#define WF_PSE_TOP_PL_QUE_CTRL_0_EXECUTE_MASK                  0x80000000
	/* EXECUTE[31] */
#define WF_PSE_TOP_PL_QUE_CTRL_0_EXECUTE_SHFT                  31
#define WF_PSE_TOP_PL_QUE_CTRL_0_PL_BUFFER_ADDR_ADDR \
	WF_PSE_TOP_PL_QUE_CTRL_0_ADDR
#define WF_PSE_TOP_PL_QUE_CTRL_0_PL_BUFFER_ADDR_MASK           0x0FFF0000
	/* PL_BUFFER_ADDR[27..16] */
#define WF_PSE_TOP_PL_QUE_CTRL_0_PL_BUFFER_ADDR_SHFT           16
#define WF_PSE_TOP_PL_QUE_CTRL_0_NEXT_PAGE_ADDR \
	WF_PSE_TOP_PL_QUE_CTRL_0_ADDR
#define WF_PSE_TOP_PL_QUE_CTRL_0_NEXT_PAGE_MASK                0x00000FFF
	/* NEXT_PAGE[11..0] */
#define WF_PSE_TOP_PL_QUE_CTRL_0_NEXT_PAGE_SHFT                0


#define WF_PSE_TOP_PLE_ENQ_PKT_NUM_PLE_ENQ_HIF_Q_SEL_ADDR \
	WF_PSE_TOP_PLE_ENQ_PKT_NUM_ADDR
#define WF_PSE_TOP_PLE_ENQ_PKT_NUM_PLE_ENQ_HIF_Q_SEL_MASK      0x000F0000
	/* PLE_ENQ_HIF_Q_SEL[19..16] */
#define WF_PSE_TOP_PLE_ENQ_PKT_NUM_PLE_ENQ_HIF_Q_SEL_SHFT      16
#define WF_PSE_TOP_PLE_ENQ_PKT_NUM_PLE_ENQ_HIF_Q_PKT_NUM_ADDR \
	WF_PSE_TOP_PLE_ENQ_PKT_NUM_ADDR
#define WF_PSE_TOP_PLE_ENQ_PKT_NUM_PLE_ENQ_HIF_Q_PKT_NUM_MASK  0x0000FFFF
	/* PLE_ENQ_HIF_Q_PKT_NUM[15..0] */
#define WF_PSE_TOP_PLE_ENQ_PKT_NUM_PLE_ENQ_HIF_Q_PKT_NUM_SHFT  0


#define WF_PSE_TOP_CPU_ENQ_PKT_NUM_CPU_ENQ_HIF_Q_SEL_ADDR \
	WF_PSE_TOP_CPU_ENQ_PKT_NUM_ADDR
#define WF_PSE_TOP_CPU_ENQ_PKT_NUM_CPU_ENQ_HIF_Q_SEL_MASK      0x000F0000
	/* CPU_ENQ_HIF_Q_SEL[19..16] */
#define WF_PSE_TOP_CPU_ENQ_PKT_NUM_CPU_ENQ_HIF_Q_SEL_SHFT      16
#define WF_PSE_TOP_CPU_ENQ_PKT_NUM_CPU_ENQ_HIF_Q_PKT_NUM_ADDR \
	WF_PSE_TOP_CPU_ENQ_PKT_NUM_ADDR
#define WF_PSE_TOP_CPU_ENQ_PKT_NUM_CPU_ENQ_HIF_Q_PKT_NUM_MASK  0x0000FFFF
	/* CPU_ENQ_HIF_Q_PKT_NUM[15..0] */
#define WF_PSE_TOP_CPU_ENQ_PKT_NUM_CPU_ENQ_HIF_Q_PKT_NUM_SHFT  0


#define WF_PSE_TOP_LMAC_ENQ_PKT_NUM_LMAC_ENQ_HIF_Q_SEL_ADDR \
	WF_PSE_TOP_LMAC_ENQ_PKT_NUM_ADDR
#define WF_PSE_TOP_LMAC_ENQ_PKT_NUM_LMAC_ENQ_HIF_Q_SEL_MASK    0x000F0000
	/* LMAC_ENQ_HIF_Q_SEL[19..16] */
#define WF_PSE_TOP_LMAC_ENQ_PKT_NUM_LMAC_ENQ_HIF_Q_SEL_SHFT    16
#define WF_PSE_TOP_LMAC_ENQ_PKT_NUM_LMAC_ENQ_HIF_Q_PKT_NUM_ADDR \
	WF_PSE_TOP_LMAC_ENQ_PKT_NUM_ADDR
#define WF_PSE_TOP_LMAC_ENQ_PKT_NUM_LMAC_ENQ_HIF_Q_PKT_NUM_MASK 0x0000FFFF
	/* LMAC_ENQ_HIF_Q_PKT_NUM[15..0] */
#define WF_PSE_TOP_LMAC_ENQ_PKT_NUM_LMAC_ENQ_HIF_Q_PKT_NUM_SHFT 0


#define WF_PSE_TOP_HIF_ENQ_PKT_NUM_HIF_ENQ_CPU_ADDR \
	WF_PSE_TOP_HIF_ENQ_PKT_NUM_ADDR
#define WF_PSE_TOP_HIF_ENQ_PKT_NUM_HIF_ENQ_CPU_MASK            0xFFFF0000
	/* HIF_ENQ_CPU[31..16] */
#define WF_PSE_TOP_HIF_ENQ_PKT_NUM_HIF_ENQ_CPU_SHFT            16
#define WF_PSE_TOP_HIF_ENQ_PKT_NUM_HIF_ENQ_MDP_ADDR \
	WF_PSE_TOP_HIF_ENQ_PKT_NUM_ADDR
#define WF_PSE_TOP_HIF_ENQ_PKT_NUM_HIF_ENQ_MDP_MASK            0x0000FFFF
	/* HIF_ENQ_MDP[15..0] */
#define WF_PSE_TOP_HIF_ENQ_PKT_NUM_HIF_ENQ_MDP_SHFT            0


#define WF_PSE_TOP_MDP_ENQ_PKT_NUM_MDP_ENQ_HIF_Q_SEL_ADDR \
	WF_PSE_TOP_MDP_ENQ_PKT_NUM_ADDR
#define WF_PSE_TOP_MDP_ENQ_PKT_NUM_MDP_ENQ_HIF_Q_SEL_MASK      0xFFFF0000
	/* MDP_ENQ_HIF_Q_SEL[31..16] */
#define WF_PSE_TOP_MDP_ENQ_PKT_NUM_MDP_ENQ_HIF_Q_SEL_SHFT      16
#define WF_PSE_TOP_MDP_ENQ_PKT_NUM_MDP_ENQ_HIF_Q_PKT_NUM_ADDR \
	WF_PSE_TOP_MDP_ENQ_PKT_NUM_ADDR
#define WF_PSE_TOP_MDP_ENQ_PKT_NUM_MDP_ENQ_HIF_Q_PKT_NUM_MASK  0x0000FFFF
	/* MDP_ENQ_HIF_Q_PKT_NUM[15..0] */
#define WF_PSE_TOP_MDP_ENQ_PKT_NUM_MDP_ENQ_HIF_Q_PKT_NUM_SHFT  0


#define WF_PSE_TOP_RX_ENQ_PKT_NUM_MDP_ENQ_MDPRX_Q_PKT_NUM_ADDR \
	WF_PSE_TOP_RX_ENQ_PKT_NUM_ADDR
#define WF_PSE_TOP_RX_ENQ_PKT_NUM_MDP_ENQ_MDPRX_Q_PKT_NUM_MASK 0xFFFF0000
	/* MDP_ENQ_MDPRX_Q_PKT_NUM[31..16] */
#define WF_PSE_TOP_RX_ENQ_PKT_NUM_MDP_ENQ_MDPRX_Q_PKT_NUM_SHFT 16
#define WF_PSE_TOP_RX_ENQ_PKT_NUM_WF_ENQ_SECRX_Q_PKT_NUM_ADDR \
	WF_PSE_TOP_RX_ENQ_PKT_NUM_ADDR
#define WF_PSE_TOP_RX_ENQ_PKT_NUM_WF_ENQ_SECRX_Q_PKT_NUM_MASK  0x0000FFFF
	/* WF_ENQ_SECRX_Q_PKT_NUM[15..0] */
#define WF_PSE_TOP_RX_ENQ_PKT_NUM_WF_ENQ_SECRX_Q_PKT_NUM_SHFT  0


#define WF_PSE_TOP_MDP_ENQ_PKT_NUM_1_Q_SEL_ADDR \
	WF_PSE_TOP_MDP_ENQ_PKT_NUM_1_ADDR
#define WF_PSE_TOP_MDP_ENQ_PKT_NUM_1_Q_SEL_MASK                0xFFFF0000
	/* Q_SEL[31..16] */
#define WF_PSE_TOP_MDP_ENQ_PKT_NUM_1_Q_SEL_SHFT                16
#define WF_PSE_TOP_MDP_ENQ_PKT_NUM_1_Q_PKT_NUM_ADDR \
	WF_PSE_TOP_MDP_ENQ_PKT_NUM_1_ADDR
#define WF_PSE_TOP_MDP_ENQ_PKT_NUM_1_Q_PKT_NUM_MASK            0x0000FFFF
	/* Q_PKT_NUM[15..0] */
#define WF_PSE_TOP_MDP_ENQ_PKT_NUM_1_Q_PKT_NUM_SHFT            0


#define WF_PSE_TOP_RL_BUF_CTRL_0_EXECUTE_ADDR \
	WF_PSE_TOP_RL_BUF_CTRL_0_ADDR
#define WF_PSE_TOP_RL_BUF_CTRL_0_EXECUTE_MASK                  0x80000000
	/* EXECUTE[31] */
#define WF_PSE_TOP_RL_BUF_CTRL_0_EXECUTE_SHFT                  31
#define WF_PSE_TOP_RL_BUF_CTRL_0_RELAY_BUF_ADDR_ADDR \
	WF_PSE_TOP_RL_BUF_CTRL_0_ADDR
#define WF_PSE_TOP_RL_BUF_CTRL_0_RELAY_BUF_ADDR_MASK           0x00000FFF
	/* RELAY_BUF_ADDR[11..0] */
#define WF_PSE_TOP_RL_BUF_CTRL_0_RELAY_BUF_ADDR_SHFT           0


#define WF_PSE_TOP_RL_BUF_CTRL_1_RESV_GRP_ID_ADDR \
	WF_PSE_TOP_RL_BUF_CTRL_1_ADDR
#define WF_PSE_TOP_RL_BUF_CTRL_1_RESV_GRP_ID_MASK              0x78000000
	/* RESV_GRP_ID[30..27] */
#define WF_PSE_TOP_RL_BUF_CTRL_1_RESV_GRP_ID_SHFT              27
#define WF_PSE_TOP_RL_BUF_CTRL_1_PKT_TAIL_PAGE_ADDR \
	WF_PSE_TOP_RL_BUF_CTRL_1_ADDR
#define WF_PSE_TOP_RL_BUF_CTRL_1_PKT_TAIL_PAGE_MASK            0x03FFC000
	/* PKT_TAIL_PAGE[25..14] */
#define WF_PSE_TOP_RL_BUF_CTRL_1_PKT_TAIL_PAGE_SHFT            14
#define WF_PSE_TOP_RL_BUF_CTRL_1_PAGE_NUM_ADDR \
	WF_PSE_TOP_RL_BUF_CTRL_1_ADDR
#define WF_PSE_TOP_RL_BUF_CTRL_1_PAGE_NUM_MASK                 0x000001FF
	/* PAGE_NUM[8..0] */
#define WF_PSE_TOP_RL_BUF_CTRL_1_PAGE_NUM_SHFT                 0


#define WF_PSE_TOP_TIMEOUT_CTRL_APB_WD_TO_CTRL_ADDR \
	WF_PSE_TOP_TIMEOUT_CTRL_ADDR
#define WF_PSE_TOP_TIMEOUT_CTRL_APB_WD_TO_CTRL_MASK            0x00FF0000
	/* APB_WD_TO_CTRL[23..16] */
#define WF_PSE_TOP_TIMEOUT_CTRL_APB_WD_TO_CTRL_SHFT            16
#define WF_PSE_TOP_TIMEOUT_CTRL_FL_WD_TO_CTRL_ADDR \
	WF_PSE_TOP_TIMEOUT_CTRL_ADDR
#define WF_PSE_TOP_TIMEOUT_CTRL_FL_WD_TO_CTRL_MASK             0x000000FF
	/* FL_WD_TO_CTRL[7..0] */
#define WF_PSE_TOP_TIMEOUT_CTRL_FL_WD_TO_CTRL_SHFT             0


#define WF_PSE_TOP_FSM_IDLE_WD_CTRL_MACTX_IDLE_WD_TO_TH_ADDR \
	WF_PSE_TOP_FSM_IDLE_WD_CTRL_ADDR
#define WF_PSE_TOP_FSM_IDLE_WD_CTRL_MACTX_IDLE_WD_TO_TH_MASK   0xFF000000
	/* MACTX_IDLE_WD_TO_TH[31..24] */
#define WF_PSE_TOP_FSM_IDLE_WD_CTRL_MACTX_IDLE_WD_TO_TH_SHFT   24
#define WF_PSE_TOP_FSM_IDLE_WD_CTRL_PORT_IDLE_WD_TO_TH_ADDR \
	WF_PSE_TOP_FSM_IDLE_WD_CTRL_ADDR
#define WF_PSE_TOP_FSM_IDLE_WD_CTRL_PORT_IDLE_WD_TO_TH_MASK    0x00FF0000
	/* PORT_IDLE_WD_TO_TH[23..16] */
#define WF_PSE_TOP_FSM_IDLE_WD_CTRL_PORT_IDLE_WD_TO_TH_SHFT    16
#define WF_PSE_TOP_FSM_IDLE_WD_CTRL_PL_IDLE_WD_TO_TH_ADDR \
	WF_PSE_TOP_FSM_IDLE_WD_CTRL_ADDR
#define WF_PSE_TOP_FSM_IDLE_WD_CTRL_PL_IDLE_WD_TO_TH_MASK      0x0000FF00
	/* PL_IDLE_WD_TO_TH[15..8] */
#define WF_PSE_TOP_FSM_IDLE_WD_CTRL_PL_IDLE_WD_TO_TH_SHFT      8
#define WF_PSE_TOP_FSM_IDLE_WD_CTRL_FL_IDLE_WD_TO_TH_ADDR \
	WF_PSE_TOP_FSM_IDLE_WD_CTRL_ADDR
#define WF_PSE_TOP_FSM_IDLE_WD_CTRL_FL_IDLE_WD_TO_TH_MASK      0x000000FF
	/* FL_IDLE_WD_TO_TH[7..0] */
#define WF_PSE_TOP_FSM_IDLE_WD_CTRL_FL_IDLE_WD_TO_TH_SHFT      0


#define WF_PSE_TOP_FSM_IDLE_WD_EN_EN_PL_IDLE_WD_TO_ADDR \
	WF_PSE_TOP_FSM_IDLE_WD_EN_ADDR
#define WF_PSE_TOP_FSM_IDLE_WD_EN_EN_PL_IDLE_WD_TO_MASK        0x00000200
	/* EN_PL_IDLE_WD_TO[9] */
#define WF_PSE_TOP_FSM_IDLE_WD_EN_EN_PL_IDLE_WD_TO_SHFT        9
#define WF_PSE_TOP_FSM_IDLE_WD_EN_EN_FL_IDLE_WD_TO_ADDR \
	WF_PSE_TOP_FSM_IDLE_WD_EN_ADDR
#define WF_PSE_TOP_FSM_IDLE_WD_EN_EN_FL_IDLE_WD_TO_MASK        0x00000100
	/* EN_FL_IDLE_WD_TO[8] */
#define WF_PSE_TOP_FSM_IDLE_WD_EN_EN_FL_IDLE_WD_TO_SHFT        8
#define WF_PSE_TOP_FSM_IDLE_WD_EN_EN_AMSDU_IDLE_WD_TO_ADDR \
	WF_PSE_TOP_FSM_IDLE_WD_EN_ADDR
#define WF_PSE_TOP_FSM_IDLE_WD_EN_EN_AMSDU_IDLE_WD_TO_MASK     0x00000040
	/* EN_AMSDU_IDLE_WD_TO[6] */
#define WF_PSE_TOP_FSM_IDLE_WD_EN_EN_AMSDU_IDLE_WD_TO_SHFT     6
#define WF_PSE_TOP_FSM_IDLE_WD_EN_EN_PLE_IDLE_WD_TO_ADDR \
	WF_PSE_TOP_FSM_IDLE_WD_EN_ADDR
#define WF_PSE_TOP_FSM_IDLE_WD_EN_EN_PLE_IDLE_WD_TO_MASK       0x00000020
	/* EN_PLE_IDLE_WD_TO[5] */
#define WF_PSE_TOP_FSM_IDLE_WD_EN_EN_PLE_IDLE_WD_TO_SHFT       5
#define WF_PSE_TOP_FSM_IDLE_WD_EN_EN_SEC_IDLE_WD_TO_ADDR \
	WF_PSE_TOP_FSM_IDLE_WD_EN_ADDR
#define WF_PSE_TOP_FSM_IDLE_WD_EN_EN_SEC_IDLE_WD_TO_MASK       0x00000010
	/* EN_SEC_IDLE_WD_TO[4] */
#define WF_PSE_TOP_FSM_IDLE_WD_EN_EN_SEC_IDLE_WD_TO_SHFT       4
#define WF_PSE_TOP_FSM_IDLE_WD_EN_EN_MDP_IDLE_WD_TO_ADDR \
	WF_PSE_TOP_FSM_IDLE_WD_EN_ADDR
#define WF_PSE_TOP_FSM_IDLE_WD_EN_EN_MDP_IDLE_WD_TO_MASK       0x00000008
	/* EN_MDP_IDLE_WD_TO[3] */
#define WF_PSE_TOP_FSM_IDLE_WD_EN_EN_MDP_IDLE_WD_TO_SHFT       3
#define WF_PSE_TOP_FSM_IDLE_WD_EN_EN_LMAC_PORT_IDLE_WD_TO_ADDR \
	WF_PSE_TOP_FSM_IDLE_WD_EN_ADDR
#define WF_PSE_TOP_FSM_IDLE_WD_EN_EN_LMAC_PORT_IDLE_WD_TO_MASK 0x00000004
	/* EN_LMAC_PORT_IDLE_WD_TO[2] */
#define WF_PSE_TOP_FSM_IDLE_WD_EN_EN_LMAC_PORT_IDLE_WD_TO_SHFT 2
#define WF_PSE_TOP_FSM_IDLE_WD_EN_EN_CPU_PORT_IDLE_WD_TO_ADDR \
	WF_PSE_TOP_FSM_IDLE_WD_EN_ADDR
#define WF_PSE_TOP_FSM_IDLE_WD_EN_EN_CPU_PORT_IDLE_WD_TO_MASK  0x00000002
	/* EN_CPU_PORT_IDLE_WD_TO[1] */
#define WF_PSE_TOP_FSM_IDLE_WD_EN_EN_CPU_PORT_IDLE_WD_TO_SHFT  1
#define WF_PSE_TOP_FSM_IDLE_WD_EN_EN_HIF_PORT_IDLE_WD_TO_ADDR \
	WF_PSE_TOP_FSM_IDLE_WD_EN_ADDR
#define WF_PSE_TOP_FSM_IDLE_WD_EN_EN_HIF_PORT_IDLE_WD_TO_MASK  0x00000001
	/* EN_HIF_PORT_IDLE_WD_TO[0] */
#define WF_PSE_TOP_FSM_IDLE_WD_EN_EN_HIF_PORT_IDLE_WD_TO_SHFT  0


#define WF_PSE_TOP_PSE_WFDMA_BUF_CTRL_WFDMA_RX_PCIE_ACT_TH_ADDR \
	WF_PSE_TOP_PSE_WFDMA_BUF_CTRL_ADDR
#define WF_PSE_TOP_PSE_WFDMA_BUF_CTRL_WFDMA_RX_PCIE_ACT_TH_MASK 0x0FFF0000
	/* WFDMA_RX_PCIE_ACT_TH[27..16] */
#define WF_PSE_TOP_PSE_WFDMA_BUF_CTRL_WFDMA_RX_PCIE_ACT_TH_SHFT 16
#define WF_PSE_TOP_PSE_WFDMA_BUF_CTRL_WFDMA_TXCMD_BUF_VLD_TH_ADDR \
	WF_PSE_TOP_PSE_WFDMA_BUF_CTRL_ADDR
#define WF_PSE_TOP_PSE_WFDMA_BUF_CTRL_WFDMA_TXCMD_BUF_VLD_TH_MASK 0x0000FF00
	/* WFDMA_TXCMD_BUF_VLD_TH[15..8] */
#define WF_PSE_TOP_PSE_WFDMA_BUF_CTRL_WFDMA_TXCMD_BUF_VLD_TH_SHFT 8
#define WF_PSE_TOP_PSE_WFDMA_BUF_CTRL_WFDMA_TXS_BUF_VLD_TH_ADDR \
	WF_PSE_TOP_PSE_WFDMA_BUF_CTRL_ADDR
#define WF_PSE_TOP_PSE_WFDMA_BUF_CTRL_WFDMA_TXS_BUF_VLD_TH_MASK 0x000000FF
	/* WFDMA_TXS_BUF_VLD_TH[7..0] */
#define WF_PSE_TOP_PSE_WFDMA_BUF_CTRL_WFDMA_TXS_BUF_VLD_TH_SHFT 0


#define WF_PSE_TOP_PSE_MISC_FUNC_CTRL_DIS_BLOCK_MODE_ADDR \
	WF_PSE_TOP_PSE_MISC_FUNC_CTRL_ADDR
#define WF_PSE_TOP_PSE_MISC_FUNC_CTRL_DIS_BLOCK_MODE_MASK      0x80000000
	/* DIS_BLOCK_MODE[31] */
#define WF_PSE_TOP_PSE_MISC_FUNC_CTRL_DIS_BLOCK_MODE_SHFT      31
#define WF_PSE_TOP_PSE_MISC_FUNC_CTRL_DIS_BYPASS_INVALID_FID_ADDR \
	WF_PSE_TOP_PSE_MISC_FUNC_CTRL_ADDR
#define WF_PSE_TOP_PSE_MISC_FUNC_CTRL_DIS_BYPASS_INVALID_FID_MASK 0x40000000
	/* DIS_BYPASS_INVALID_FID[30] */
#define WF_PSE_TOP_PSE_MISC_FUNC_CTRL_DIS_BYPASS_INVALID_FID_SHFT 30
#define WF_PSE_TOP_PSE_MISC_FUNC_CTRL_PSE_QUEUE_ACK_MODE_ADDR \
	WF_PSE_TOP_PSE_MISC_FUNC_CTRL_ADDR
#define WF_PSE_TOP_PSE_MISC_FUNC_CTRL_PSE_QUEUE_ACK_MODE_MASK  0x00000100
	/* PSE_QUEUE_ACK_MODE[8] */
#define WF_PSE_TOP_PSE_MISC_FUNC_CTRL_PSE_QUEUE_ACK_MODE_SHFT  8
#define WF_PSE_TOP_PSE_MISC_FUNC_CTRL_PSE_DOUBLE_RELEASE_MODE_ADDR \
	WF_PSE_TOP_PSE_MISC_FUNC_CTRL_ADDR
#define WF_PSE_TOP_PSE_MISC_FUNC_CTRL_PSE_DOUBLE_RELEASE_MODE_MASK 0x00000001
	/* PSE_DOUBLE_RELEASE_MODE[0] */
#define WF_PSE_TOP_PSE_MISC_FUNC_CTRL_PSE_DOUBLE_RELEASE_MODE_SHFT 0


#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_EN_DCM_SRC_CNT_NONEMPTY_ADDR \
	WF_PSE_TOP_PSE_MODULE_CKG_DIS_ADDR
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_EN_DCM_SRC_CNT_NONEMPTY_MASK 0x80000000
	/* EN_DCM_SRC_CNT_NONEMPTY[31] */
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_EN_DCM_SRC_CNT_NONEMPTY_SHFT 31
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_PSE_SRAM_MBIST_DYN_CKG_ADDR \
	WF_PSE_TOP_PSE_MODULE_CKG_DIS_ADDR
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_PSE_SRAM_MBIST_DYN_CKG_MASK 0x40000000
	/* DIS_PSE_SRAM_MBIST_DYN_CKG[30] */
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_PSE_SRAM_MBIST_DYN_CKG_SHFT 30
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_SEC_DYN_CKG_ADDR \
	WF_PSE_TOP_PSE_MODULE_CKG_DIS_ADDR
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_SEC_DYN_CKG_MASK     0x00002000
	/* DIS_SEC_DYN_CKG[13] */
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_SEC_DYN_CKG_SHFT     13
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_MDP_DYN_CKG_ADDR \
	WF_PSE_TOP_PSE_MODULE_CKG_DIS_ADDR
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_MDP_DYN_CKG_MASK     0x00001000
	/* DIS_MDP_DYN_CKG[12] */
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_MDP_DYN_CKG_SHFT     12
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_DBG_DYN_CKG_ADDR \
	WF_PSE_TOP_PSE_MODULE_CKG_DIS_ADDR
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_DBG_DYN_CKG_MASK     0x00000800
	/* DIS_DBG_DYN_CKG[11] */
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_DBG_DYN_CKG_SHFT     11
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_CPU_WRAP_DYN_CKG_ADDR \
	WF_PSE_TOP_PSE_MODULE_CKG_DIS_ADDR
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_CPU_WRAP_DYN_CKG_MASK 0x00000400
	/* DIS_CPU_WRAP_DYN_CKG[10] */
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_CPU_WRAP_DYN_CKG_SHFT 10
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_CSR_DYN_CKG_ADDR \
	WF_PSE_TOP_PSE_MODULE_CKG_DIS_ADDR
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_CSR_DYN_CKG_MASK     0x00000200
	/* DIS_CSR_DYN_CKG[9] */
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_CSR_DYN_CKG_SHFT     9
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_RL_DYN_CKG_ADDR \
	WF_PSE_TOP_PSE_MODULE_CKG_DIS_ADDR
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_RL_DYN_CKG_MASK      0x00000040
	/* DIS_RL_DYN_CKG[6] */
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_RL_DYN_CKG_SHFT      6
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_RLS_DYN_CKG_ADDR \
	WF_PSE_TOP_PSE_MODULE_CKG_DIS_ADDR
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_RLS_DYN_CKG_MASK     0x00000020
	/* DIS_RLS_DYN_CKG[5] */
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_RLS_DYN_CKG_SHFT     5
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_WF_PLE_PORT_DYN_CKG_ADDR \
	WF_PSE_TOP_PSE_MODULE_CKG_DIS_ADDR
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_WF_PLE_PORT_DYN_CKG_MASK 0x00000010
	/* DIS_WF_PLE_PORT_DYN_CKG[4] */
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_WF_PLE_PORT_DYN_CKG_SHFT 4
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_HIF_PORT_DYN_CKG_ADDR \
	WF_PSE_TOP_PSE_MODULE_CKG_DIS_ADDR
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_HIF_PORT_DYN_CKG_MASK 0x00000008
	/* DIS_HIF_PORT_DYN_CKG[3] */
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_HIF_PORT_DYN_CKG_SHFT 3
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_CPU_PORT_DYN_CKG_ADDR \
	WF_PSE_TOP_PSE_MODULE_CKG_DIS_ADDR
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_CPU_PORT_DYN_CKG_MASK 0x00000004
	/* DIS_CPU_PORT_DYN_CKG[2] */
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_CPU_PORT_DYN_CKG_SHFT 2
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_PL_DYN_CKG_ADDR \
	WF_PSE_TOP_PSE_MODULE_CKG_DIS_ADDR
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_PL_DYN_CKG_MASK      0x00000002
	/* DIS_PL_DYN_CKG[1] */
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_PL_DYN_CKG_SHFT      1
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_FL_DYN_CKG_ADDR \
	WF_PSE_TOP_PSE_MODULE_CKG_DIS_ADDR
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_FL_DYN_CKG_MASK      0x00000001
	/* DIS_FL_DYN_CKG[0] */
#define WF_PSE_TOP_PSE_MODULE_CKG_DIS_DIS_FL_DYN_CKG_SHFT      0


#define WF_PSE_TOP_PSE_INTER_ERR_FLAG_FL_CTRL_WD_TO_ADDR \
	WF_PSE_TOP_PSE_INTER_ERR_FLAG_ADDR
#define WF_PSE_TOP_PSE_INTER_ERR_FLAG_FL_CTRL_WD_TO_MASK       0x00000004
	/* FL_CTRL_WD_TO[2] */
#define WF_PSE_TOP_PSE_INTER_ERR_FLAG_FL_CTRL_WD_TO_SHFT       2
#define WF_PSE_TOP_PSE_INTER_ERR_FLAG_APB_WD_TO_ADDR \
	WF_PSE_TOP_PSE_INTER_ERR_FLAG_ADDR
#define WF_PSE_TOP_PSE_INTER_ERR_FLAG_APB_WD_TO_MASK           0x00000002
	/* APB_WD_TO[1] */
#define WF_PSE_TOP_PSE_INTER_ERR_FLAG_APB_WD_TO_SHFT           1
#define WF_PSE_TOP_PSE_INTER_ERR_FLAG_DEQ_EMPTY_QUEUE_ADDR \
	WF_PSE_TOP_PSE_INTER_ERR_FLAG_ADDR
#define WF_PSE_TOP_PSE_INTER_ERR_FLAG_DEQ_EMPTY_QUEUE_MASK     0x00000001
	/* DEQ_EMPTY_QUEUE[0] */
#define WF_PSE_TOP_PSE_INTER_ERR_FLAG_DEQ_EMPTY_QUEUE_SHFT     0


#define WF_PSE_TOP_PSE_SER_CTRL_PLE_SER_PAUSE_QUEUE_ADDR \
	WF_PSE_TOP_PSE_SER_CTRL_ADDR
#define WF_PSE_TOP_PSE_SER_CTRL_PLE_SER_PAUSE_QUEUE_MASK       0x00200000
	/* PLE_SER_PAUSE_QUEUE[21] */
#define WF_PSE_TOP_PSE_SER_CTRL_PLE_SER_PAUSE_QUEUE_SHFT       21
#define WF_PSE_TOP_PSE_SER_CTRL_SEC_SER_PAUSE_QUEUE_ADDR \
	WF_PSE_TOP_PSE_SER_CTRL_ADDR
#define WF_PSE_TOP_PSE_SER_CTRL_SEC_SER_PAUSE_QUEUE_MASK       0x00100000
	/* SEC_SER_PAUSE_QUEUE[20] */
#define WF_PSE_TOP_PSE_SER_CTRL_SEC_SER_PAUSE_QUEUE_SHFT       20
#define WF_PSE_TOP_PSE_SER_CTRL_MDP_SER_PAUSE_QUEUE_ADDR \
	WF_PSE_TOP_PSE_SER_CTRL_ADDR
#define WF_PSE_TOP_PSE_SER_CTRL_MDP_SER_PAUSE_QUEUE_MASK       0x00080000
	/* MDP_SER_PAUSE_QUEUE[19] */
#define WF_PSE_TOP_PSE_SER_CTRL_MDP_SER_PAUSE_QUEUE_SHFT       19
#define WF_PSE_TOP_PSE_SER_CTRL_WF_SER_PAUSE_QUEUE_ADDR \
	WF_PSE_TOP_PSE_SER_CTRL_ADDR
#define WF_PSE_TOP_PSE_SER_CTRL_WF_SER_PAUSE_QUEUE_MASK        0x00040000
	/* WF_SER_PAUSE_QUEUE[18] */
#define WF_PSE_TOP_PSE_SER_CTRL_WF_SER_PAUSE_QUEUE_SHFT        18
#define WF_PSE_TOP_PSE_SER_CTRL_CPU_SER_PAUSE_QUEUE_ADDR \
	WF_PSE_TOP_PSE_SER_CTRL_ADDR
#define WF_PSE_TOP_PSE_SER_CTRL_CPU_SER_PAUSE_QUEUE_MASK       0x00020000
	/* CPU_SER_PAUSE_QUEUE[17] */
#define WF_PSE_TOP_PSE_SER_CTRL_CPU_SER_PAUSE_QUEUE_SHFT       17
#define WF_PSE_TOP_PSE_SER_CTRL_HIF_SER_PAUSE_QUEUE_ADDR \
	WF_PSE_TOP_PSE_SER_CTRL_ADDR
#define WF_PSE_TOP_PSE_SER_CTRL_HIF_SER_PAUSE_QUEUE_MASK       0x00010000
	/* HIF_SER_PAUSE_QUEUE[16] */
#define WF_PSE_TOP_PSE_SER_CTRL_HIF_SER_PAUSE_QUEUE_SHFT       16
#define WF_PSE_TOP_PSE_SER_CTRL_PLE_SER_PAUSE_DATA_ADDR \
	WF_PSE_TOP_PSE_SER_CTRL_ADDR
#define WF_PSE_TOP_PSE_SER_CTRL_PLE_SER_PAUSE_DATA_MASK        0x00002000
	/* PLE_SER_PAUSE_DATA[13] */
#define WF_PSE_TOP_PSE_SER_CTRL_PLE_SER_PAUSE_DATA_SHFT        13
#define WF_PSE_TOP_PSE_SER_CTRL_SEC_SER_PAUSE_DATA_ADDR \
	WF_PSE_TOP_PSE_SER_CTRL_ADDR
#define WF_PSE_TOP_PSE_SER_CTRL_SEC_SER_PAUSE_DATA_MASK        0x00001000
	/* SEC_SER_PAUSE_DATA[12] */
#define WF_PSE_TOP_PSE_SER_CTRL_SEC_SER_PAUSE_DATA_SHFT        12
#define WF_PSE_TOP_PSE_SER_CTRL_MDP_SER_PAUSE_DATA_ADDR \
	WF_PSE_TOP_PSE_SER_CTRL_ADDR
#define WF_PSE_TOP_PSE_SER_CTRL_MDP_SER_PAUSE_DATA_MASK        0x00000800
	/* MDP_SER_PAUSE_DATA[11] */
#define WF_PSE_TOP_PSE_SER_CTRL_MDP_SER_PAUSE_DATA_SHFT        11
#define WF_PSE_TOP_PSE_SER_CTRL_WF_SER_PAUSE_DATA_ADDR \
	WF_PSE_TOP_PSE_SER_CTRL_ADDR
#define WF_PSE_TOP_PSE_SER_CTRL_WF_SER_PAUSE_DATA_MASK         0x00000400
	/* WF_SER_PAUSE_DATA[10] */
#define WF_PSE_TOP_PSE_SER_CTRL_WF_SER_PAUSE_DATA_SHFT         10
#define WF_PSE_TOP_PSE_SER_CTRL_CPU_SER_PAUSE_DATA_ADDR \
	WF_PSE_TOP_PSE_SER_CTRL_ADDR
#define WF_PSE_TOP_PSE_SER_CTRL_CPU_SER_PAUSE_DATA_MASK        0x00000200
	/* CPU_SER_PAUSE_DATA[9] */
#define WF_PSE_TOP_PSE_SER_CTRL_CPU_SER_PAUSE_DATA_SHFT        9
#define WF_PSE_TOP_PSE_SER_CTRL_HIF_SER_PAUSE_DATA_ADDR \
	WF_PSE_TOP_PSE_SER_CTRL_ADDR
#define WF_PSE_TOP_PSE_SER_CTRL_HIF_SER_PAUSE_DATA_MASK        0x00000100
	/* HIF_SER_PAUSE_DATA[8] */
#define WF_PSE_TOP_PSE_SER_CTRL_HIF_SER_PAUSE_DATA_SHFT        8
#define WF_PSE_TOP_PSE_SER_CTRL_PLE_SER_PAUSE_ALLOCATE_ADDR \
	WF_PSE_TOP_PSE_SER_CTRL_ADDR
#define WF_PSE_TOP_PSE_SER_CTRL_PLE_SER_PAUSE_ALLOCATE_MASK    0x00000020
	/* PLE_SER_PAUSE_ALLOCATE[5] */
#define WF_PSE_TOP_PSE_SER_CTRL_PLE_SER_PAUSE_ALLOCATE_SHFT    5
#define WF_PSE_TOP_PSE_SER_CTRL_SEC_SER_PAUSE_ALLOCATE_ADDR \
	WF_PSE_TOP_PSE_SER_CTRL_ADDR
#define WF_PSE_TOP_PSE_SER_CTRL_SEC_SER_PAUSE_ALLOCATE_MASK    0x00000010
	/* SEC_SER_PAUSE_ALLOCATE[4] */
#define WF_PSE_TOP_PSE_SER_CTRL_SEC_SER_PAUSE_ALLOCATE_SHFT    4
#define WF_PSE_TOP_PSE_SER_CTRL_MDP_SER_PAUSE_ALLOCATE_ADDR \
	WF_PSE_TOP_PSE_SER_CTRL_ADDR
#define WF_PSE_TOP_PSE_SER_CTRL_MDP_SER_PAUSE_ALLOCATE_MASK    0x00000008
	/* MDP_SER_PAUSE_ALLOCATE[3] */
#define WF_PSE_TOP_PSE_SER_CTRL_MDP_SER_PAUSE_ALLOCATE_SHFT    3
#define WF_PSE_TOP_PSE_SER_CTRL_WF_SER_PAUSE_ALLOCATE_ADDR \
	WF_PSE_TOP_PSE_SER_CTRL_ADDR
#define WF_PSE_TOP_PSE_SER_CTRL_WF_SER_PAUSE_ALLOCATE_MASK     0x00000004
	/* WF_SER_PAUSE_ALLOCATE[2] */
#define WF_PSE_TOP_PSE_SER_CTRL_WF_SER_PAUSE_ALLOCATE_SHFT     2
#define WF_PSE_TOP_PSE_SER_CTRL_CPU_SER_PAUSE_ALLOCATE_ADDR \
	WF_PSE_TOP_PSE_SER_CTRL_ADDR
#define WF_PSE_TOP_PSE_SER_CTRL_CPU_SER_PAUSE_ALLOCATE_MASK    0x00000002
	/* CPU_SER_PAUSE_ALLOCATE[1] */
#define WF_PSE_TOP_PSE_SER_CTRL_CPU_SER_PAUSE_ALLOCATE_SHFT    1
#define WF_PSE_TOP_PSE_SER_CTRL_HIF_SER_PAUSE_ALLOCATE_ADDR \
	WF_PSE_TOP_PSE_SER_CTRL_ADDR
#define WF_PSE_TOP_PSE_SER_CTRL_HIF_SER_PAUSE_ALLOCATE_MASK    0x00000001
	/* HIF_SER_PAUSE_ALLOCATE[0] */
#define WF_PSE_TOP_PSE_SER_CTRL_HIF_SER_PAUSE_ALLOCATE_SHFT    0


#define WF_PSE_TOP_PSE_MBIST_RP_FUSE_REG_FUSE_LOAD_ADDR \
	WF_PSE_TOP_PSE_MBIST_RP_FUSE_ADDR
#define WF_PSE_TOP_PSE_MBIST_RP_FUSE_REG_FUSE_LOAD_MASK        0x00010000
	/* REG_FUSE_LOAD[16] */
#define WF_PSE_TOP_PSE_MBIST_RP_FUSE_REG_FUSE_LOAD_SHFT        16
#define WF_PSE_TOP_PSE_MBIST_RP_FUSE_REG_FUSE_SEL_ADDR \
	WF_PSE_TOP_PSE_MBIST_RP_FUSE_ADDR
#define WF_PSE_TOP_PSE_MBIST_RP_FUSE_REG_FUSE_SEL_MASK         0x00008000
	/* REG_FUSE_SEL[15] */
#define WF_PSE_TOP_PSE_MBIST_RP_FUSE_REG_FUSE_SEL_SHFT         15


#define WF_PSE_TOP_DBG_CTRL_DBG_RSV1_ADDR \
	WF_PSE_TOP_DBG_CTRL_ADDR
#define WF_PSE_TOP_DBG_CTRL_DBG_RSV1_MASK                      0xFFFFFC00
	/* DBG_RSV1[31..10] */
#define WF_PSE_TOP_DBG_CTRL_DBG_RSV1_SHFT                      10
#define WF_PSE_TOP_DBG_CTRL_DBG_WF_TX_RD_VLD_SEL_ADDR \
	WF_PSE_TOP_DBG_CTRL_ADDR
#define WF_PSE_TOP_DBG_CTRL_DBG_WF_TX_RD_VLD_SEL_MASK          0x00000300
	/* DBG_WF_TX_RD_VLD_SEL[9..8] */
#define WF_PSE_TOP_DBG_CTRL_DBG_WF_TX_RD_VLD_SEL_SHFT          8
#define WF_PSE_TOP_DBG_CTRL_DBG_SEC_TX_RD_VLD_SEL_ADDR \
	WF_PSE_TOP_DBG_CTRL_ADDR
#define WF_PSE_TOP_DBG_CTRL_DBG_SEC_TX_RD_VLD_SEL_MASK         0x000000C0
	/* DBG_SEC_TX_RD_VLD_SEL[7..6] */
#define WF_PSE_TOP_DBG_CTRL_DBG_SEC_TX_RD_VLD_SEL_SHFT         6
#define WF_PSE_TOP_DBG_CTRL_DBG_RSV0_ADDR \
	WF_PSE_TOP_DBG_CTRL_ADDR
#define WF_PSE_TOP_DBG_CTRL_DBG_RSV0_MASK                      0x00000020
	/* DBG_RSV0[5] */
#define WF_PSE_TOP_DBG_CTRL_DBG_RSV0_SHFT                      5
#define WF_PSE_TOP_DBG_CTRL_DBG_BN_SEL_ADDR \
	WF_PSE_TOP_DBG_CTRL_ADDR
#define WF_PSE_TOP_DBG_CTRL_DBG_BN_SEL_MASK                    0x00000010
	/* DBG_BN_SEL[4] */
#define WF_PSE_TOP_DBG_CTRL_DBG_BN_SEL_SHFT                    4
#define WF_PSE_TOP_DBG_CTRL_DBG_AHB_WDATA_MSB_SEL_ADDR \
	WF_PSE_TOP_DBG_CTRL_ADDR
#define WF_PSE_TOP_DBG_CTRL_DBG_AHB_WDATA_MSB_SEL_MASK         0x0000000C
	/* DBG_AHB_WDATA_MSB_SEL[3..2] */
#define WF_PSE_TOP_DBG_CTRL_DBG_AHB_WDATA_MSB_SEL_SHFT         2
#define WF_PSE_TOP_DBG_CTRL_DBG_AHB_WDATA_LSB_SEL_ADDR \
	WF_PSE_TOP_DBG_CTRL_ADDR
#define WF_PSE_TOP_DBG_CTRL_DBG_AHB_WDATA_LSB_SEL_MASK         0x00000003
	/* DBG_AHB_WDATA_LSB_SEL[1..0] */
#define WF_PSE_TOP_DBG_CTRL_DBG_AHB_WDATA_LSB_SEL_SHFT         0


#define WF_PSE_TOP_C_GET_FID_0_EXECUTE_ADDR \
	WF_PSE_TOP_C_GET_FID_0_ADDR
#define WF_PSE_TOP_C_GET_FID_0_EXECUTE_MASK                    0x80000000
	/* EXECUTE[31] */
#define WF_PSE_TOP_C_GET_FID_0_EXECUTE_SHFT                    31
#define WF_PSE_TOP_C_GET_FID_0_GET_FRAME_QID_ADDR \
	WF_PSE_TOP_C_GET_FID_0_ADDR
#define WF_PSE_TOP_C_GET_FID_0_GET_FRAME_QID_MASK              0x7F000000
	/* GET_FRAME_QID[30..24] */
#define WF_PSE_TOP_C_GET_FID_0_GET_FRAME_QID_SHFT              24
#define WF_PSE_TOP_C_GET_FID_0_GET_FRAME_TYPE_ADDR \
	WF_PSE_TOP_C_GET_FID_0_ADDR
#define WF_PSE_TOP_C_GET_FID_0_GET_FRAME_TYPE_MASK             0x000F0000
	/* GET_FRAME_TYPE[19..16] */
#define WF_PSE_TOP_C_GET_FID_0_GET_FRAME_TYPE_SHFT             16
#define WF_PSE_TOP_C_GET_FID_0_QUEUE_FRAME_ID_ADDR \
	WF_PSE_TOP_C_GET_FID_0_ADDR
#define WF_PSE_TOP_C_GET_FID_0_QUEUE_FRAME_ID_MASK             0x0000FFFF
	/* QUEUE_FRAME_ID[15..0] */
#define WF_PSE_TOP_C_GET_FID_0_QUEUE_FRAME_ID_SHFT             0


#define WF_PSE_TOP_C_GET_FID_1_END_ADDR \
	WF_PSE_TOP_C_GET_FID_1_ADDR
#define WF_PSE_TOP_C_GET_FID_1_END_MASK                        0x00008000
	/* END[15] */
#define WF_PSE_TOP_C_GET_FID_1_END_SHFT                        15
#define WF_PSE_TOP_C_GET_FID_1_GET_RETURN_FID_ADDR \
	WF_PSE_TOP_C_GET_FID_1_ADDR
#define WF_PSE_TOP_C_GET_FID_1_GET_RETURN_FID_MASK             0x00000FFF
	/* GET_RETURN_FID[11..0] */
#define WF_PSE_TOP_C_GET_FID_1_GET_RETURN_FID_SHFT             0


#define WF_PSE_TOP_C_EN_QUEUE_0_EXECUTE_ADDR \
	WF_PSE_TOP_C_EN_QUEUE_0_ADDR
#define WF_PSE_TOP_C_EN_QUEUE_0_EXECUTE_MASK                   0x80000000
	/* EXECUTE[31] */
#define WF_PSE_TOP_C_EN_QUEUE_0_EXECUTE_SHFT                   31
#define WF_PSE_TOP_C_EN_QUEUE_0_DST_QID_ADDR \
	WF_PSE_TOP_C_EN_QUEUE_0_ADDR
#define WF_PSE_TOP_C_EN_QUEUE_0_DST_QID_MASK                   0x7F000000
	/* DST_QID[30..24] */
#define WF_PSE_TOP_C_EN_QUEUE_0_DST_QID_SHFT                   24
#define WF_PSE_TOP_C_EN_QUEUE_0_DELAY_ENQ_ADDR \
	WF_PSE_TOP_C_EN_QUEUE_0_ADDR
#define WF_PSE_TOP_C_EN_QUEUE_0_DELAY_ENQ_MASK                 0x00800000
	/* DELAY_ENQ[23] */
#define WF_PSE_TOP_C_EN_QUEUE_0_DELAY_ENQ_SHFT                 23
#define WF_PSE_TOP_C_EN_QUEUE_0_SUB_TYPE_ADDR \
	WF_PSE_TOP_C_EN_QUEUE_0_ADDR
#define WF_PSE_TOP_C_EN_QUEUE_0_SUB_TYPE_MASK                  0x000F0000
	/* SUB_TYPE[19..16] */
#define WF_PSE_TOP_C_EN_QUEUE_0_SUB_TYPE_SHFT                  16
#define WF_PSE_TOP_C_EN_QUEUE_0_DST_PID_ADDR \
	WF_PSE_TOP_C_EN_QUEUE_0_ADDR
#define WF_PSE_TOP_C_EN_QUEUE_0_DST_PID_MASK                   0x0000C000
	/* DST_PID[15..14] */
#define WF_PSE_TOP_C_EN_QUEUE_0_DST_PID_SHFT                   14
#define WF_PSE_TOP_C_EN_QUEUE_0_DST_WLANID_ADDR \
	WF_PSE_TOP_C_EN_QUEUE_0_ADDR
#define WF_PSE_TOP_C_EN_QUEUE_0_DST_WLANID_MASK                0x00000FFF
	/* DST_WLANID[11..0] */
#define WF_PSE_TOP_C_EN_QUEUE_0_DST_WLANID_SHFT                0


#define WF_PSE_TOP_C_EN_QUEUE_1_CUR_LIST_FID_END_ADDR \
	WF_PSE_TOP_C_EN_QUEUE_1_ADDR
#define WF_PSE_TOP_C_EN_QUEUE_1_CUR_LIST_FID_END_MASK          0x0FFF0000
	/* CUR_LIST_FID_END[27..16] */
#define WF_PSE_TOP_C_EN_QUEUE_1_CUR_LIST_FID_END_SHFT          16
#define WF_PSE_TOP_C_EN_QUEUE_1_CUR_LIST_FID_START_ADDR \
	WF_PSE_TOP_C_EN_QUEUE_1_ADDR
#define WF_PSE_TOP_C_EN_QUEUE_1_CUR_LIST_FID_START_MASK        0x00000FFF
	/* CUR_LIST_FID_START[11..0] */
#define WF_PSE_TOP_C_EN_QUEUE_1_CUR_LIST_FID_START_SHFT        0


#define WF_PSE_TOP_C_EN_QUEUE_2_TARGET_FID_ADDR \
	WF_PSE_TOP_C_EN_QUEUE_2_ADDR
#define WF_PSE_TOP_C_EN_QUEUE_2_TARGET_FID_MASK                0x00000FFF
	/* TARGET_FID[11..0] */
#define WF_PSE_TOP_C_EN_QUEUE_2_TARGET_FID_SHFT                0


#define WF_PSE_TOP_C_DE_QUEUE_0_EXECUTE_ADDR \
	WF_PSE_TOP_C_DE_QUEUE_0_ADDR
#define WF_PSE_TOP_C_DE_QUEUE_0_EXECUTE_MASK                   0x80000000
	/* EXECUTE[31] */
#define WF_PSE_TOP_C_DE_QUEUE_0_EXECUTE_SHFT                   31
#define WF_PSE_TOP_C_DE_QUEUE_0_SRC_QID_ADDR \
	WF_PSE_TOP_C_DE_QUEUE_0_ADDR
#define WF_PSE_TOP_C_DE_QUEUE_0_SRC_QID_MASK                   0x7F000000
	/* SRC_QID[30..24] */
#define WF_PSE_TOP_C_DE_QUEUE_0_SRC_QID_SHFT                   24
#define WF_PSE_TOP_C_DE_QUEUE_0_ENQ_VLD_ADDR \
	WF_PSE_TOP_C_DE_QUEUE_0_ADDR
#define WF_PSE_TOP_C_DE_QUEUE_0_ENQ_VLD_MASK                   0x00800000
	/* ENQ_VLD[23] */
#define WF_PSE_TOP_C_DE_QUEUE_0_ENQ_VLD_SHFT                   23
#define WF_PSE_TOP_C_DE_QUEUE_0_ENQ_SUB_TYPE_ADDR \
	WF_PSE_TOP_C_DE_QUEUE_0_ADDR
#define WF_PSE_TOP_C_DE_QUEUE_0_ENQ_SUB_TYPE_MASK              0x00700000
	/* ENQ_SUB_TYPE[22..20] */
#define WF_PSE_TOP_C_DE_QUEUE_0_ENQ_SUB_TYPE_SHFT              20
#define WF_PSE_TOP_C_DE_QUEUE_0_DEQ_SUB_TYPE_ADDR \
	WF_PSE_TOP_C_DE_QUEUE_0_ADDR
#define WF_PSE_TOP_C_DE_QUEUE_0_DEQ_SUB_TYPE_MASK              0x000F0000
	/* DEQ_SUB_TYPE[19..16] */
#define WF_PSE_TOP_C_DE_QUEUE_0_DEQ_SUB_TYPE_SHFT              16
#define WF_PSE_TOP_C_DE_QUEUE_0_SRC_PID_ADDR \
	WF_PSE_TOP_C_DE_QUEUE_0_ADDR
#define WF_PSE_TOP_C_DE_QUEUE_0_SRC_PID_MASK                   0x0000C000
	/* SRC_PID[15..14] */
#define WF_PSE_TOP_C_DE_QUEUE_0_SRC_PID_SHFT                   14
#define WF_PSE_TOP_C_DE_QUEUE_0_SRC_WLANID_ADDR \
	WF_PSE_TOP_C_DE_QUEUE_0_ADDR
#define WF_PSE_TOP_C_DE_QUEUE_0_SRC_WLANID_MASK                0x00000FFF
	/* SRC_WLANID[11..0] */
#define WF_PSE_TOP_C_DE_QUEUE_0_SRC_WLANID_SHFT                0


#define WF_PSE_TOP_C_DE_QUEUE_1_CUR_LIST_FID_END_ADDR \
	WF_PSE_TOP_C_DE_QUEUE_1_ADDR
#define WF_PSE_TOP_C_DE_QUEUE_1_CUR_LIST_FID_END_MASK          0x0FFF0000
	/* CUR_LIST_FID_END[27..16] */
#define WF_PSE_TOP_C_DE_QUEUE_1_CUR_LIST_FID_END_SHFT          16
#define WF_PSE_TOP_C_DE_QUEUE_1_CUR_LIST_FID_START_ADDR \
	WF_PSE_TOP_C_DE_QUEUE_1_ADDR
#define WF_PSE_TOP_C_DE_QUEUE_1_CUR_LIST_FID_START_MASK        0x00000FFF
	/* CUR_LIST_FID_START[11..0] */
#define WF_PSE_TOP_C_DE_QUEUE_1_CUR_LIST_FID_START_SHFT        0


#define WF_PSE_TOP_C_DE_QUEUE_2_DEQ_ENQ_DST_QID_ADDR \
	WF_PSE_TOP_C_DE_QUEUE_2_ADDR
#define WF_PSE_TOP_C_DE_QUEUE_2_DEQ_ENQ_DST_QID_MASK           0x7F000000
	/* DEQ_ENQ_DST_QID[30..24] */
#define WF_PSE_TOP_C_DE_QUEUE_2_DEQ_ENQ_DST_QID_SHFT           24
#define WF_PSE_TOP_C_DE_QUEUE_2_DEQ_ENQ_DST_PID_ADDR \
	WF_PSE_TOP_C_DE_QUEUE_2_ADDR
#define WF_PSE_TOP_C_DE_QUEUE_2_DEQ_ENQ_DST_PID_MASK           0x0000C000
	/* DEQ_ENQ_DST_PID[15..14] */
#define WF_PSE_TOP_C_DE_QUEUE_2_DEQ_ENQ_DST_PID_SHFT           14
#define WF_PSE_TOP_C_DE_QUEUE_2_DEQ_ENQ_DST_WLANID_ADDR \
	WF_PSE_TOP_C_DE_QUEUE_2_ADDR
#define WF_PSE_TOP_C_DE_QUEUE_2_DEQ_ENQ_DST_WLANID_MASK        0x00000FFF
	/* DEQ_ENQ_DST_WLANID[11..0] */
#define WF_PSE_TOP_C_DE_QUEUE_2_DEQ_ENQ_DST_WLANID_SHFT        0


#define WF_PSE_TOP_C_DE_QUEUE_3_BUSY_ADDR \
	WF_PSE_TOP_C_DE_QUEUE_3_ADDR
#define WF_PSE_TOP_C_DE_QUEUE_3_BUSY_MASK                      0x80000000
	/* BUSY[31] */
#define WF_PSE_TOP_C_DE_QUEUE_3_BUSY_SHFT                      31
#define WF_PSE_TOP_C_DE_QUEUE_3_DEQ_TAIL_FID_ADDR \
	WF_PSE_TOP_C_DE_QUEUE_3_ADDR
#define WF_PSE_TOP_C_DE_QUEUE_3_DEQ_TAIL_FID_MASK              0x0FFF0000
	/* DEQ_TAIL_FID[27..16] */
#define WF_PSE_TOP_C_DE_QUEUE_3_DEQ_TAIL_FID_SHFT              16
#define WF_PSE_TOP_C_DE_QUEUE_3_DEQ_EMPTY_ADDR \
	WF_PSE_TOP_C_DE_QUEUE_3_ADDR
#define WF_PSE_TOP_C_DE_QUEUE_3_DEQ_EMPTY_MASK                 0x00008000
	/* DEQ_EMPTY[15] */
#define WF_PSE_TOP_C_DE_QUEUE_3_DEQ_EMPTY_SHFT                 15
#define WF_PSE_TOP_C_DE_QUEUE_3_DEQ_HEAD_FDI_ADDR \
	WF_PSE_TOP_C_DE_QUEUE_3_ADDR
#define WF_PSE_TOP_C_DE_QUEUE_3_DEQ_HEAD_FDI_MASK              0x00000FFF
	/* DEQ_HEAD_FDI[11..0] */
#define WF_PSE_TOP_C_DE_QUEUE_3_DEQ_HEAD_FDI_SHFT              0


#define WF_PSE_TOP_C_DE_QUEUE_4_DEQ_ENQ_REF_FID_ADDR \
	WF_PSE_TOP_C_DE_QUEUE_4_ADDR
#define WF_PSE_TOP_C_DE_QUEUE_4_DEQ_ENQ_REF_FID_MASK           0x00000FFF
	/* DEQ_ENQ_REF_FID[11..0] */
#define WF_PSE_TOP_C_DE_QUEUE_4_DEQ_ENQ_REF_FID_SHFT           0


#define WF_PSE_TOP_ALLOCATE_0_EXECUTE_ADDR \
	WF_PSE_TOP_ALLOCATE_0_ADDR
#define WF_PSE_TOP_ALLOCATE_0_EXECUTE_MASK                     0x80000000
	/* EXECUTE[31] */
#define WF_PSE_TOP_ALLOCATE_0_EXECUTE_SHFT                     31
#define WF_PSE_TOP_ALLOCATE_0_ALLOCATE_QID_ADDR \
	WF_PSE_TOP_ALLOCATE_0_ADDR
#define WF_PSE_TOP_ALLOCATE_0_ALLOCATE_QID_MASK                0x001F0000
	/* ALLOCATE_QID[20..16] */
#define WF_PSE_TOP_ALLOCATE_0_ALLOCATE_QID_SHFT                16
#define WF_PSE_TOP_ALLOCATE_0_ALLOCATE_FRAME_LENGTH_ADDR \
	WF_PSE_TOP_ALLOCATE_0_ADDR
#define WF_PSE_TOP_ALLOCATE_0_ALLOCATE_FRAME_LENGTH_MASK       0x00003FFF
	/* ALLOCATE_FRAME_LENGTH[13..0] */
#define WF_PSE_TOP_ALLOCATE_0_ALLOCATE_FRAME_LENGTH_SHFT       0


#define WF_PSE_TOP_ALLOCATE_1_EXECUTE_ADDR \
	WF_PSE_TOP_ALLOCATE_1_ADDR
#define WF_PSE_TOP_ALLOCATE_1_EXECUTE_MASK                     0x80000000
	/* EXECUTE[31] */
#define WF_PSE_TOP_ALLOCATE_1_EXECUTE_SHFT                     31
#define WF_PSE_TOP_ALLOCATE_1_ALLOCATE_FID_ADDR \
	WF_PSE_TOP_ALLOCATE_1_ADDR
#define WF_PSE_TOP_ALLOCATE_1_ALLOCATE_FID_MASK                0x00000FFF
	/* ALLOCATE_FID[11..0] */
#define WF_PSE_TOP_ALLOCATE_1_ALLOCATE_FID_SHFT                0


#define WF_PSE_TOP_FREEPG_CNT_FFA_CNT_ADDR \
	WF_PSE_TOP_FREEPG_CNT_ADDR
#define WF_PSE_TOP_FREEPG_CNT_FFA_CNT_MASK                     0x0FFF0000
	/* FFA_CNT[27..16] */
#define WF_PSE_TOP_FREEPG_CNT_FFA_CNT_SHFT                     16
#define WF_PSE_TOP_FREEPG_CNT_FREEPG_CNT_ADDR \
	WF_PSE_TOP_FREEPG_CNT_ADDR
#define WF_PSE_TOP_FREEPG_CNT_FREEPG_CNT_MASK                  0x00000FFF
	/* FREEPG_CNT[11..0] */
#define WF_PSE_TOP_FREEPG_CNT_FREEPG_CNT_SHFT                  0


#define WF_PSE_TOP_FREEPG_HEAD_TAIL_FREEPG_TAIL_ADDR \
	WF_PSE_TOP_FREEPG_HEAD_TAIL_ADDR
#define WF_PSE_TOP_FREEPG_HEAD_TAIL_FREEPG_TAIL_MASK           0x0FFF0000
	/* FREEPG_TAIL[27..16] */
#define WF_PSE_TOP_FREEPG_HEAD_TAIL_FREEPG_TAIL_SHFT           16
#define WF_PSE_TOP_FREEPG_HEAD_TAIL_FREEPG_HEAD_ADDR \
	WF_PSE_TOP_FREEPG_HEAD_TAIL_ADDR
#define WF_PSE_TOP_FREEPG_HEAD_TAIL_FREEPG_HEAD_MASK           0x00000FFF
	/* FREEPG_HEAD[11..0] */
#define WF_PSE_TOP_FREEPG_HEAD_TAIL_FREEPG_HEAD_SHFT           0


#define WF_PSE_TOP_PSE_SEEK_CR_00_PSE_ACC_LST_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_00_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_00_PSE_ACC_LST_CS_MASK          0x00070000
	/* PSE_ACC_LST_CS[18..16] */
#define WF_PSE_TOP_PSE_SEEK_CR_00_PSE_ACC_LST_CS_SHFT          16
#define WF_PSE_TOP_PSE_SEEK_CR_00_PSE_DEQ_FL_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_00_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_00_PSE_DEQ_FL_CS_MASK           0x0000F000
	/* PSE_DEQ_FL_CS[15..12] */
#define WF_PSE_TOP_PSE_SEEK_CR_00_PSE_DEQ_FL_CS_SHFT           12
#define WF_PSE_TOP_PSE_SEEK_CR_00_PSE_ENQ_FL_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_00_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_00_PSE_ENQ_FL_CS_MASK           0x00000F00
	/* PSE_ENQ_FL_CS[11..8] */
#define WF_PSE_TOP_PSE_SEEK_CR_00_PSE_ENQ_FL_CS_SHFT           8
#define WF_PSE_TOP_PSE_SEEK_CR_00_PSE_FL_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_00_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_00_PSE_FL_CS_MASK               0x000000F0
	/* PSE_FL_CS[7..4] */
#define WF_PSE_TOP_PSE_SEEK_CR_00_PSE_FL_CS_SHFT               4
#define WF_PSE_TOP_PSE_SEEK_CR_00_PSE_FL_ARB_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_00_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_00_PSE_FL_ARB_CS_MASK           0x00000007
	/* PSE_FL_ARB_CS[2..0] */
#define WF_PSE_TOP_PSE_SEEK_CR_00_PSE_FL_ARB_CS_SHFT           0


#define WF_PSE_TOP_PSE_SEEK_CR_01_PSE_RLS_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_01_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_01_PSE_RLS_CS_MASK              0x03000000
	/* PSE_RLS_CS[25..24] */
#define WF_PSE_TOP_PSE_SEEK_CR_01_PSE_RLS_CS_SHFT              24
#define WF_PSE_TOP_PSE_SEEK_CR_01_PSE_PL_REFILL_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_01_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_01_PSE_PL_REFILL_CS_MASK        0x00700000
	/* PSE_PL_REFILL_CS[22..20] */
#define WF_PSE_TOP_PSE_SEEK_CR_01_PSE_PL_REFILL_CS_SHFT        20
#define WF_PSE_TOP_PSE_SEEK_CR_01_PSE_PL_RLS_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_01_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_01_PSE_PL_RLS_CS_MASK           0x00030000
	/* PSE_PL_RLS_CS[17..16] */
#define WF_PSE_TOP_PSE_SEEK_CR_01_PSE_PL_RLS_CS_SHFT           16
#define WF_PSE_TOP_PSE_SEEK_CR_01_PSE_PL_GBUF_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_01_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_01_PSE_PL_GBUF_CS_MASK          0x00007000
	/* PSE_PL_GBUF_CS[14..12] */
#define WF_PSE_TOP_PSE_SEEK_CR_01_PSE_PL_GBUF_CS_SHFT          12
#define WF_PSE_TOP_PSE_SEEK_CR_01_PSE_PL_GNEXT_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_01_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_01_PSE_PL_GNEXT_CS_MASK         0x00000100
	/* PSE_PL_GNEXT_CS[8] */
#define WF_PSE_TOP_PSE_SEEK_CR_01_PSE_PL_GNEXT_CS_SHFT         8
#define WF_PSE_TOP_PSE_SEEK_CR_01_PSE_PL_INIT_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_01_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_01_PSE_PL_INIT_CS_MASK          0x00000030
	/* PSE_PL_INIT_CS[5..4] */
#define WF_PSE_TOP_PSE_SEEK_CR_01_PSE_PL_INIT_CS_SHFT          4
#define WF_PSE_TOP_PSE_SEEK_CR_01_PSE_PL_ARB_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_01_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_01_PSE_PL_ARB_CS_MASK           0x00000007
	/* PSE_PL_ARB_CS[2..0] */
#define WF_PSE_TOP_PSE_SEEK_CR_01_PSE_PL_ARB_CS_SHFT           0


#define WF_PSE_TOP_PSE_SEEK_CR_02_PSE_HIF_RX_DOP_CACHE_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_02_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_02_PSE_HIF_RX_DOP_CACHE_CS_MASK 0x30000000
	/* PSE_HIF_RX_DOP_CACHE_CS[29..28] */
#define WF_PSE_TOP_PSE_SEEK_CR_02_PSE_HIF_RX_DOP_CACHE_CS_SHFT 28
#define WF_PSE_TOP_PSE_SEEK_CR_02_PSE_HIF_RX_DOP_PBUF_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_02_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_02_PSE_HIF_RX_DOP_PBUF_CS_MASK  0x07000000
	/* PSE_HIF_RX_DOP_PBUF_CS[26..24] */
#define WF_PSE_TOP_PSE_SEEK_CR_02_PSE_HIF_RX_DOP_PBUF_CS_SHFT  24
#define WF_PSE_TOP_PSE_SEEK_CR_02_PSE_HIF_QOP_ALLOCATE_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_02_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_02_PSE_HIF_QOP_ALLOCATE_CS_MASK 0x00700000
	/* PSE_HIF_QOP_ALLOCATE_CS[22..20] */
#define WF_PSE_TOP_PSE_SEEK_CR_02_PSE_HIF_QOP_ALLOCATE_CS_SHFT 20
#define WF_PSE_TOP_PSE_SEEK_CR_02_PSE_HIF_QOP_PL_OCP_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_02_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_02_PSE_HIF_QOP_PL_OCP_CS_MASK   0x00030000
	/* PSE_HIF_QOP_PL_OCP_CS[17..16] */
#define WF_PSE_TOP_PSE_SEEK_CR_02_PSE_HIF_QOP_PL_OCP_CS_SHFT   16
#define WF_PSE_TOP_PSE_SEEK_CR_02_PSE_HIF_QOP_RL_OCP_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_02_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_02_PSE_HIF_QOP_RL_OCP_CS_MASK   0x00003000
	/* PSE_HIF_QOP_RL_OCP_CS[13..12] */
#define WF_PSE_TOP_PSE_SEEK_CR_02_PSE_HIF_QOP_RL_OCP_CS_SHFT   12
#define WF_PSE_TOP_PSE_SEEK_CR_02_PSE_HIF_QOP_Q_OPER_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_02_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_02_PSE_HIF_QOP_Q_OPER_CS_MASK   0x00000F00
	/* PSE_HIF_QOP_Q_OPER_CS[11..8] */
#define WF_PSE_TOP_PSE_SEEK_CR_02_PSE_HIF_QOP_Q_OPER_CS_SHFT   8
#define WF_PSE_TOP_PSE_SEEK_CR_02_PSE_HIF_DOP_CACHE_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_02_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_02_PSE_HIF_DOP_CACHE_CS_MASK    0x00000030
	/* PSE_HIF_DOP_CACHE_CS[5..4] */
#define WF_PSE_TOP_PSE_SEEK_CR_02_PSE_HIF_DOP_CACHE_CS_SHFT    4
#define WF_PSE_TOP_PSE_SEEK_CR_02_PSE_HIF_DOP_PBUF_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_02_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_02_PSE_HIF_DOP_PBUF_CS_MASK     0x00000007
	/* PSE_HIF_DOP_PBUF_CS[2..0] */
#define WF_PSE_TOP_PSE_SEEK_CR_02_PSE_HIF_DOP_PBUF_CS_SHFT     0


#define WF_PSE_TOP_PSE_SEEK_CR_03_PSE_CPU_QOP_ALLOCATE_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_03_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_03_PSE_CPU_QOP_ALLOCATE_CS_MASK 0x00700000
	/* PSE_CPU_QOP_ALLOCATE_CS[22..20] */
#define WF_PSE_TOP_PSE_SEEK_CR_03_PSE_CPU_QOP_ALLOCATE_CS_SHFT 20
#define WF_PSE_TOP_PSE_SEEK_CR_03_PSE_CPU_QOP_PL_OCP_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_03_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_03_PSE_CPU_QOP_PL_OCP_CS_MASK   0x00030000
	/* PSE_CPU_QOP_PL_OCP_CS[17..16] */
#define WF_PSE_TOP_PSE_SEEK_CR_03_PSE_CPU_QOP_PL_OCP_CS_SHFT   16
#define WF_PSE_TOP_PSE_SEEK_CR_03_PSE_CPU_QOP_RL_OCP_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_03_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_03_PSE_CPU_QOP_RL_OCP_CS_MASK   0x00003000
	/* PSE_CPU_QOP_RL_OCP_CS[13..12] */
#define WF_PSE_TOP_PSE_SEEK_CR_03_PSE_CPU_QOP_RL_OCP_CS_SHFT   12
#define WF_PSE_TOP_PSE_SEEK_CR_03_PSE_CPU_QOP_Q_OPER_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_03_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_03_PSE_CPU_QOP_Q_OPER_CS_MASK   0x00000F00
	/* PSE_CPU_QOP_Q_OPER_CS[11..8] */
#define WF_PSE_TOP_PSE_SEEK_CR_03_PSE_CPU_QOP_Q_OPER_CS_SHFT   8
#define WF_PSE_TOP_PSE_SEEK_CR_03_PSE_CPU_DOP_CACHE_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_03_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_03_PSE_CPU_DOP_CACHE_CS_MASK    0x00000030
	/* PSE_CPU_DOP_CACHE_CS[5..4] */
#define WF_PSE_TOP_PSE_SEEK_CR_03_PSE_CPU_DOP_CACHE_CS_SHFT    4
#define WF_PSE_TOP_PSE_SEEK_CR_03_PSE_CPU_DOP_PBUF_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_03_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_03_PSE_CPU_DOP_PBUF_CS_MASK     0x00000007
	/* PSE_CPU_DOP_PBUF_CS[2..0] */
#define WF_PSE_TOP_PSE_SEEK_CR_03_PSE_CPU_DOP_PBUF_CS_SHFT     0


#define WF_PSE_TOP_PSE_SEEK_CR_04_PSE_WF_QOP_ALLOCATE_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_04_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_04_PSE_WF_QOP_ALLOCATE_CS_MASK  0x00700000
	/* PSE_WF_QOP_ALLOCATE_CS[22..20] */
#define WF_PSE_TOP_PSE_SEEK_CR_04_PSE_WF_QOP_ALLOCATE_CS_SHFT  20
#define WF_PSE_TOP_PSE_SEEK_CR_04_PSE_WF_QOP_PL_OCP_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_04_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_04_PSE_WF_QOP_PL_OCP_CS_MASK    0x00030000
	/* PSE_WF_QOP_PL_OCP_CS[17..16] */
#define WF_PSE_TOP_PSE_SEEK_CR_04_PSE_WF_QOP_PL_OCP_CS_SHFT    16
#define WF_PSE_TOP_PSE_SEEK_CR_04_PSE_WF_QOP_RL_OCP_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_04_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_04_PSE_WF_QOP_RL_OCP_CS_MASK    0x00003000
	/* PSE_WF_QOP_RL_OCP_CS[13..12] */
#define WF_PSE_TOP_PSE_SEEK_CR_04_PSE_WF_QOP_RL_OCP_CS_SHFT    12
#define WF_PSE_TOP_PSE_SEEK_CR_04_PSE_WF_QOP_Q_OPER_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_04_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_04_PSE_WF_QOP_Q_OPER_CS_MASK    0x00000F00
	/* PSE_WF_QOP_Q_OPER_CS[11..8] */
#define WF_PSE_TOP_PSE_SEEK_CR_04_PSE_WF_QOP_Q_OPER_CS_SHFT    8
#define WF_PSE_TOP_PSE_SEEK_CR_04_PSE_WF_DOP_CACHE_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_04_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_04_PSE_WF_DOP_CACHE_CS_MASK     0x00000030
	/* PSE_WF_DOP_CACHE_CS[5..4] */
#define WF_PSE_TOP_PSE_SEEK_CR_04_PSE_WF_DOP_CACHE_CS_SHFT     4
#define WF_PSE_TOP_PSE_SEEK_CR_04_PSE_WF_DOP_PBUF_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_04_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_04_PSE_WF_DOP_PBUF_CS_MASK      0x00000007
	/* PSE_WF_DOP_PBUF_CS[2..0] */
#define WF_PSE_TOP_PSE_SEEK_CR_04_PSE_WF_DOP_PBUF_CS_SHFT      0


#define WF_PSE_TOP_PSE_SEEK_CR_05_PSE_MDP_QOP_ALLOCATE_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_05_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_05_PSE_MDP_QOP_ALLOCATE_CS_MASK 0x00700000
	/* PSE_MDP_QOP_ALLOCATE_CS[22..20] */
#define WF_PSE_TOP_PSE_SEEK_CR_05_PSE_MDP_QOP_ALLOCATE_CS_SHFT 20
#define WF_PSE_TOP_PSE_SEEK_CR_05_PSE_MDP_QOP_PL_OCP_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_05_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_05_PSE_MDP_QOP_PL_OCP_CS_MASK   0x00030000
	/* PSE_MDP_QOP_PL_OCP_CS[17..16] */
#define WF_PSE_TOP_PSE_SEEK_CR_05_PSE_MDP_QOP_PL_OCP_CS_SHFT   16
#define WF_PSE_TOP_PSE_SEEK_CR_05_PSE_MDP_QOP_RL_OCP_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_05_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_05_PSE_MDP_QOP_RL_OCP_CS_MASK   0x00003000
	/* PSE_MDP_QOP_RL_OCP_CS[13..12] */
#define WF_PSE_TOP_PSE_SEEK_CR_05_PSE_MDP_QOP_RL_OCP_CS_SHFT   12
#define WF_PSE_TOP_PSE_SEEK_CR_05_PSE_MDP_QOP_Q_OPER_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_05_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_05_PSE_MDP_QOP_Q_OPER_CS_MASK   0x00000F00
	/* PSE_MDP_QOP_Q_OPER_CS[11..8] */
#define WF_PSE_TOP_PSE_SEEK_CR_05_PSE_MDP_QOP_Q_OPER_CS_SHFT   8
#define WF_PSE_TOP_PSE_SEEK_CR_05_PSE_MDP_DOP_CACHE_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_05_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_05_PSE_MDP_DOP_CACHE_CS_MASK    0x00000030
	/* PSE_MDP_DOP_CACHE_CS[5..4] */
#define WF_PSE_TOP_PSE_SEEK_CR_05_PSE_MDP_DOP_CACHE_CS_SHFT    4
#define WF_PSE_TOP_PSE_SEEK_CR_05_PSE_MDP_DOP_PBUF_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_05_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_05_PSE_MDP_DOP_PBUF_CS_MASK     0x00000007
	/* PSE_MDP_DOP_PBUF_CS[2..0] */
#define WF_PSE_TOP_PSE_SEEK_CR_05_PSE_MDP_DOP_PBUF_CS_SHFT     0


#define WF_PSE_TOP_PSE_SEEK_CR_06_PSE_SEC_QOP_ALLOCATE_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_06_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_06_PSE_SEC_QOP_ALLOCATE_CS_MASK 0x00700000
	/* PSE_SEC_QOP_ALLOCATE_CS[22..20] */
#define WF_PSE_TOP_PSE_SEEK_CR_06_PSE_SEC_QOP_ALLOCATE_CS_SHFT 20
#define WF_PSE_TOP_PSE_SEEK_CR_06_PSE_SEC_QOP_PL_OCP_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_06_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_06_PSE_SEC_QOP_PL_OCP_CS_MASK   0x00030000
	/* PSE_SEC_QOP_PL_OCP_CS[17..16] */
#define WF_PSE_TOP_PSE_SEEK_CR_06_PSE_SEC_QOP_PL_OCP_CS_SHFT   16
#define WF_PSE_TOP_PSE_SEEK_CR_06_PSE_SEC_QOP_RL_OCP_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_06_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_06_PSE_SEC_QOP_RL_OCP_CS_MASK   0x00003000
	/* PSE_SEC_QOP_RL_OCP_CS[13..12] */
#define WF_PSE_TOP_PSE_SEEK_CR_06_PSE_SEC_QOP_RL_OCP_CS_SHFT   12
#define WF_PSE_TOP_PSE_SEEK_CR_06_PSE_SEC_QOP_Q_OPER_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_06_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_06_PSE_SEC_QOP_Q_OPER_CS_MASK   0x00000F00
	/* PSE_SEC_QOP_Q_OPER_CS[11..8] */
#define WF_PSE_TOP_PSE_SEEK_CR_06_PSE_SEC_QOP_Q_OPER_CS_SHFT   8
#define WF_PSE_TOP_PSE_SEEK_CR_06_PSE_SEC_DOP_CACHE_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_06_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_06_PSE_SEC_DOP_CACHE_CS_MASK    0x00000030
	/* PSE_SEC_DOP_CACHE_CS[5..4] */
#define WF_PSE_TOP_PSE_SEEK_CR_06_PSE_SEC_DOP_CACHE_CS_SHFT    4
#define WF_PSE_TOP_PSE_SEEK_CR_06_PSE_SEC_DOP_PBUF_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_06_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_06_PSE_SEC_DOP_PBUF_CS_MASK     0x00000007
	/* PSE_SEC_DOP_PBUF_CS[2..0] */
#define WF_PSE_TOP_PSE_SEEK_CR_06_PSE_SEC_DOP_PBUF_CS_SHFT     0


#define WF_PSE_TOP_PSE_SEEK_CR_07_PSE_PLE_QOP_ALLOCATE_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_07_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_07_PSE_PLE_QOP_ALLOCATE_CS_MASK 0x00700000
	/* PSE_PLE_QOP_ALLOCATE_CS[22..20] */
#define WF_PSE_TOP_PSE_SEEK_CR_07_PSE_PLE_QOP_ALLOCATE_CS_SHFT 20
#define WF_PSE_TOP_PSE_SEEK_CR_07_PSE_PLE_QOP_PL_OCP_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_07_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_07_PSE_PLE_QOP_PL_OCP_CS_MASK   0x00030000
	/* PSE_PLE_QOP_PL_OCP_CS[17..16] */
#define WF_PSE_TOP_PSE_SEEK_CR_07_PSE_PLE_QOP_PL_OCP_CS_SHFT   16
#define WF_PSE_TOP_PSE_SEEK_CR_07_PSE_PLE_QOP_RL_OCP_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_07_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_07_PSE_PLE_QOP_RL_OCP_CS_MASK   0x00003000
	/* PSE_PLE_QOP_RL_OCP_CS[13..12] */
#define WF_PSE_TOP_PSE_SEEK_CR_07_PSE_PLE_QOP_RL_OCP_CS_SHFT   12
#define WF_PSE_TOP_PSE_SEEK_CR_07_PSE_PLE_QOP_Q_OPER_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_07_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_07_PSE_PLE_QOP_Q_OPER_CS_MASK   0x00000F00
	/* PSE_PLE_QOP_Q_OPER_CS[11..8] */
#define WF_PSE_TOP_PSE_SEEK_CR_07_PSE_PLE_QOP_Q_OPER_CS_SHFT   8
#define WF_PSE_TOP_PSE_SEEK_CR_07_PSE_PLE_DOP_CACHE_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_07_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_07_PSE_PLE_DOP_CACHE_CS_MASK    0x00000030
	/* PSE_PLE_DOP_CACHE_CS[5..4] */
#define WF_PSE_TOP_PSE_SEEK_CR_07_PSE_PLE_DOP_CACHE_CS_SHFT    4
#define WF_PSE_TOP_PSE_SEEK_CR_07_PSE_PLE_DOP_PBUF_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_07_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_07_PSE_PLE_DOP_PBUF_CS_MASK     0x00000007
	/* PSE_PLE_DOP_PBUF_CS[2..0] */
#define WF_PSE_TOP_PSE_SEEK_CR_07_PSE_PLE_DOP_PBUF_CS_SHFT     0


#define WF_PSE_TOP_PSE_SEEK_CR_08_APB_REQ_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_08_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_08_APB_REQ_CS_MASK              0x00070000
	/* APB_REQ_CS[18..16] */
#define WF_PSE_TOP_PSE_SEEK_CR_08_APB_REQ_CS_SHFT              16
#define WF_PSE_TOP_PSE_SEEK_CR_08_ARB_REQ_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_08_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_08_ARB_REQ_CS_MASK              0x00007000
	/* ARB_REQ_CS[14..12] */
#define WF_PSE_TOP_PSE_SEEK_CR_08_ARB_REQ_CS_SHFT              12
#define WF_PSE_TOP_PSE_SEEK_CR_08_CPU_Q_OP_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_08_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_08_CPU_Q_OP_CS_MASK             0x00000F00
	/* CPU_Q_OP_CS[11..8] */
#define WF_PSE_TOP_PSE_SEEK_CR_08_CPU_Q_OP_CS_SHFT             8
#define WF_PSE_TOP_PSE_SEEK_CR_08_PSE_AMSDU_DOP_CACHE_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_08_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_08_PSE_AMSDU_DOP_CACHE_CS_MASK  0x00000030
	/* PSE_AMSDU_DOP_CACHE_CS[5..4] */
#define WF_PSE_TOP_PSE_SEEK_CR_08_PSE_AMSDU_DOP_CACHE_CS_SHFT  4
#define WF_PSE_TOP_PSE_SEEK_CR_08_PSE_AMSDU_DOP_PBUF_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_08_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_08_PSE_AMSDU_DOP_PBUF_CS_MASK   0x00000007
	/* PSE_AMSDU_DOP_PBUF_CS[2..0] */
#define WF_PSE_TOP_PSE_SEEK_CR_08_PSE_AMSDU_DOP_PBUF_CS_SHFT   0


#define WF_PSE_TOP_PSE_SEEK_CR_09_DOUBLE_RLS_ERROR_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_09_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_09_DOUBLE_RLS_ERROR_MASK        0x80000000
	/* DOUBLE_RLS_ERROR[31] */
#define WF_PSE_TOP_PSE_SEEK_CR_09_DOUBLE_RLS_ERROR_SHFT        31
#define WF_PSE_TOP_PSE_SEEK_CR_09_DOUBLE_RLS_FID_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_09_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_09_DOUBLE_RLS_FID_MASK          0x0FFF0000
	/* DOUBLE_RLS_FID[27..16] */
#define WF_PSE_TOP_PSE_SEEK_CR_09_DOUBLE_RLS_FID_SHFT          16
#define WF_PSE_TOP_PSE_SEEK_CR_09_DOUBLE_RLS_GET_BUF_GID_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_09_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_09_DOUBLE_RLS_GET_BUF_GID_MASK  0x0000000F
	/* DOUBLE_RLS_GET_BUF_GID[3..0] */
#define WF_PSE_TOP_PSE_SEEK_CR_09_DOUBLE_RLS_GET_BUF_GID_SHFT  0


#define WF_PSE_TOP_PSE_SEEK_CR_10_PSE_RLS_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_10_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_10_PSE_RLS_CS_MASK              0x03000000
	/* PSE_RLS_CS[25..24] */
#define WF_PSE_TOP_PSE_SEEK_CR_10_PSE_RLS_CS_SHFT              24
#define WF_PSE_TOP_PSE_SEEK_CR_10_PSE_PL_REFILL_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_10_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_10_PSE_PL_REFILL_CS_MASK        0x00700000
	/* PSE_PL_REFILL_CS[22..20] */
#define WF_PSE_TOP_PSE_SEEK_CR_10_PSE_PL_REFILL_CS_SHFT        20
#define WF_PSE_TOP_PSE_SEEK_CR_10_PSE_PL1_RLS_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_10_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_10_PSE_PL1_RLS_CS_MASK          0x00030000
	/* PSE_PL1_RLS_CS[17..16] */
#define WF_PSE_TOP_PSE_SEEK_CR_10_PSE_PL1_RLS_CS_SHFT          16
#define WF_PSE_TOP_PSE_SEEK_CR_10_PSE_PL1_GBUF_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_10_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_10_PSE_PL1_GBUF_CS_MASK         0x00007000
	/* PSE_PL1_GBUF_CS[14..12] */
#define WF_PSE_TOP_PSE_SEEK_CR_10_PSE_PL1_GBUF_CS_SHFT         12
#define WF_PSE_TOP_PSE_SEEK_CR_10_PSE_PL1_GNEXT_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_10_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_10_PSE_PL1_GNEXT_CS_MASK        0x00000100
	/* PSE_PL1_GNEXT_CS[8] */
#define WF_PSE_TOP_PSE_SEEK_CR_10_PSE_PL1_GNEXT_CS_SHFT        8
#define WF_PSE_TOP_PSE_SEEK_CR_10_PSE_PL_INIT_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_10_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_10_PSE_PL_INIT_CS_MASK          0x00000030
	/* PSE_PL_INIT_CS[5..4] */
#define WF_PSE_TOP_PSE_SEEK_CR_10_PSE_PL_INIT_CS_SHFT          4
#define WF_PSE_TOP_PSE_SEEK_CR_10_PSE_PL1_ARB_CS_ADDR \
	WF_PSE_TOP_PSE_SEEK_CR_10_ADDR
#define WF_PSE_TOP_PSE_SEEK_CR_10_PSE_PL1_ARB_CS_MASK          0x00000007
	/* PSE_PL1_ARB_CS[2..0] */
#define WF_PSE_TOP_PSE_SEEK_CR_10_PSE_PL1_ARB_CS_SHFT          0

#ifdef __cplusplus
}
#endif

#endif
	/* __WF_PSE_TOP_REGS_H__ */
